DC综合后仿真 输出信号没有值

源程序.v就是一个简单的三段式状态机功能仿真通过 Quartus综合也通过
但是 在DC综合后 导出网表.v和.sdf文件
在Modelsim中加入导出的网表文件和库文件和测试文件
仿真，输入信号存在，但是输出信号都是红色的没有输出
不知道是怎么回事 谢谢
如果我不加任何约束条件综合后 仿真还是一样

看看log吧

最好把警告 或者错误发上来。
目前看起来，很有可能是rst信号不对。
或者时间标度不对。

看看~

这种问题在post-sim时会经常遇到，原因在于亚稳态的存在，工具只能一直传递，无法确定某一个值，虽然实际工作中，会确定一个1或者0
修改.sdf文件，把async singal（相对与clock），所对应的timing constraint修改为（0,0,0），也就是dont care

:):)

仔细检查吧。

前来天再做APR之后的后仿真，发现异步reset信号出现时间对仿真结果影响很大，原因是时序检测
时会把该复位信号当做一般的数据信号处理，从而检测setup 和hold，如果不满足就输出不定态。
不知道有没有办法去除工具检测reset的setuphe hold?

我也遇到同样的问题，如何解决，小编可有良策了啊，谢谢指点下吧！

我也遇到了这样的问题，会是综合出的网表文件出错吗?

尝试修改一下TB文件。把时钟周期改长一点。假如这样还不行··应该是你电路中存在某一个语句··DC综合出来的有数据冲突~好好看一下设计··一般原因是设计中··某些点数据踩不到，导致的··注意一下时序就OK啦·

我也遇到同样的问题，小编解决了吗?