encounter中SI和DFT的时序问题请教！

问题1：
route之后时序已经满足要求，这时候开始跑SI，在提取参数的时候改了一下RC EXtraction MODE 提取耦合电容参数，这时候就发现在这个模式下，原本修好的时序变差了好多。而且不管再怎么改RC EXtraction MODE ，时序都还是这样。请问。这个情况是由于线与线之间的耦合电容引起的么?手动修完SI之后发现（SI按30%），这个时序的违例值并没有改变，不知道各位是怎么处理这种情况的?
问题2：
还有一个问题请教，我们在做DFT的时候，为了保证正常的时序和scan得时序都满足，所以写了2个时序约束文件，分别DC产生的sdc，文件和自己手动写的scan的约束文件。这样子就存在一个问题。在route之后需要同时满足这两种情况时序。分别导入分别优化。但是样有时候会相互影响，有拆了东墙补西墙的感觉。请问一下各位高手，你们那里是怎么保证这两个时序同时收敛的呢》?

1，感觉是Cc引起的。可能是extract Cc后，就无法再步Cc了。
退出程序，重新打开试试。
2，这个确实有时候很头疼，看设计的情况，偶尔也不会冲突的。