pmos 和nmos 的W/L比例

按照教科书上将，在设计反相器版图时，pmos 和nmos 的W/L比例应该为2.5:1左右，但实际上看到的一些库，如tanner 的scmos库 及ncsu-cdk内的layout,其nmos和pmos的W/L均为1：1，请高手指点，这样做有何道理，好处和坏处在哪里?

个人愚见:pmos的电流驱动能力很弱,因为当中的多子是空穴,其迁移率只有电子的1/4-1/2左右,所以为了提高pmos的Id必须把W/L增大.一般使用的设计软件给出的都是理想状态,我们还需要靠自己去计算得出最夹答案！

应该是这样的

这个主要看各个逻辑库的，一般情况下是3~4：1

看是哪家的工艺了, 有时候也可能是2:1

2：1或者3：1
比较常见

这个要根据你layout的template决定, 要考虑到版图面积.
正常的inverter 的 P/N 在2.4:1.
如果是clock tree 上的inverter,考虑到占空比的要求可能要在作调整.

哦。原来是这样紫的啊

我们老师上课一般是给2：1

smic的0.13大概1.5:1.我也思考过这个问题，不得其解