55nm下的LVT cell的比例需要限制吗

如题。
如果需要，是为什么? 多大的比例合适?
有个项目（用了LVT，比例40%），工艺是LP。由icc分析得wc corner下漏电13mw。
芯片回来进入iddq测试模式，测得功耗是170mw，这个数据合理吗?比分析的大了10几倍。

这个问题主要看你的SPICE MODEL准不准, 外加SPICE 覆盖的是几个sigma范围. 其实在做Low power设计的开始就要分析leakage的variation分布情况, 看看最差的Leakage能到多少, 而不是只用固定的Corner来分析. 具体比例用多少取决于你的Power Budget. 芯片样品也要看是什么sigma的样品, 有些是很大. 因素很多 不是一句两句可以说的, 你需要搞清楚数据测量的条件.