求助关于异步时钟中的时序约束问题

谢谢关注

请问，上面这种情况对输出端out的输出延时约束如何加
在制定clock时如何下
谢谢
creat_clock clk1
creat_clock clk2
set_input_delay
除此之外还需要要约束些什么呢

setup_output_delay -add_delay -clock clk1
setup_output_delay -add_delay -clock clk2

学习一下先