急！Astro读入网表的 问题请教

在用Ａstro进行后端设计的时候，我用artison公司的memory compiler生成的ram，然后利用它导出的.vclef文件生成一个ram的参考库，但是我在Astro中用auVerilogToCell命令的时候出现port connection failed 这样的错误，我在网表中查看出错的地方发现正是memory的问题，请教各位牛人这是怎么会事呢，是我生成ram参考库的问题么?

老兄，
我今天在做ram参考库的时候出错了。 说port type no define.
你可以贴一下通过vclef是如何做ram参考库的吗?
请详细一点，我是新手。
谢谢，祝您成功

问题解决了么?
悬赏解决！

已经快要解决了。
今天LC有问题，没有把lib转换成.db。
怎么悬赏你呢?

悬赏的帖子已经发了，
在数字后端版，
请解答

骗你的！

谢谢！

xiexie！1