VCS仿真选项请教

只检查逻辑啊，后仿

sdf不是有时序检查方面的定义吗。

做前仿的时候，不用管这两个信号，如果做Gate或者layout的后仿真的话，如果你不想做带sdf的时序仿真，就要用到这两个参数了，否则仿真会出错的。

非常感谢大家的回答。
我理解下：加上这两个选项是可以不进行时序检查，而节省仿真时间。
说会出错是怎么个讲法?