请教一下，500MHz的数字设计用.18工艺综合可行不？

没人呀，自己sf

在片测试可行

前提是电路不太大。

好，谢谢！

或许可以，流水线作业，得看看setup 和hold的要求了

可以的

就看一条Path的Logic Level有多长。

没有做过这么快的

比较难啊。

可以，现在很多的USBPHY2.0部分都是用.18
不过设计的时候需要注意很多东西，还有，路径不能过于太长。

xuexi...

absolutely yes！

不能泛泛而谈，要看多大电路，如果是SOC的话，90nm一般在3，400MHz

印像中在0.13, CPU作到500M都很難了..
0.18應該很難吧

好专业，帮顶

我们.13的制成SOC frontend 只能合到不到200Mhz，气到吐血，哈哈。
今天才看到篇论文mips 74k可以到1Ghz，65nm

難度很高, 不管是設計還是量產. 然後功耗要如何解決. EMC要怎樣過. 都要事先拿出對策.

学习了先

没做过， 这个和 RTL 设计有关，也有可能 ，只要 logic level不长 ，

一般来说是不可能的，但是要看你的那条最长的路径什么样子了///

如果是MCU类的基本上不可能，80MHz－200MHz靠谱些。