DC-T 综合模块时，在内部buffer输出到IO port上有很大的延迟，这是什么原因？
时间：10-02
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design compiler topo计算buffer到IO端口的距离延迟是怎么计算的?
这个1ns多的wire delay是哪里来的?
距离是通过topo模式中的预布局计算出来的
1ns不一定是相距很远，很可能是IO pad的输入电容很大而你的buf驱动能力很小
IO port上的电容很小，不大，是buffer到io port之间估算的线延迟很大
DC 还是DCT? 是不是你的wire load model 设置太大了啊?
而且DC 做IO 延时估算还是不大准的。
只要时序瞒足了你的设计要求就行了