如何制作一个Integrated Clock Gate单元？

库里面没有ICG的standardcell，想自己制作一个能够被DC、ICC等后端工具识别的ICG应该如何制作呢?
从前有人说先写一个基于D-Latch和AND2的门控逻辑的verilog描述，综合，布局布线生成GDS，再提取timing信息。可是具体操作起来好多细节我就处理不好了。怎样才能做好一个单元，它可以像Standardcell一样在DC中被识别，还有与之相关的各种后端库文件?

楼上说的是全定制设计了，这个很麻烦的啊，现在的一般的库都应该有ICG的吧，没有的话，应该可以用直接用与门做吧，就是在时钟树综合和测试时候要处理一下吧。

这个很麻烦，可能需要手把手的教一次才行，过程很简单，但细节太多，说不清楚