后端怎么处理latch

小编用的是什么制程?你的工艺库里有没有FILLTIE 单元?有的话布局的时候一定的间隔要加入filltie
单元 简单的说就是NTAP PTAP

关于latch的时序处理我一直也很困惑，哪位大侠可以指点一二?

……人家说的不是闩锁效应！

期待高手来指点下啊。

改代码吧，呵呵
我做后端过程中，只要出现latch，会让程序员改代码，一般只要把ifelse情况考虑全面即可，这样在综合的过程中就不会出现latch了。

是为了省面积做的latch.

现在遇到一个问题，设计latch是低电平有效，但是综合出来的是高电平有效，并在时钟前加了个或非门。
工具分析从DFF(rise)-->Latch的时候，就是在同一个沿检查setup，好象没有识别时钟线上的反。
请问怎么告诉工具去识别时钟上的反向

比较麻烦，使用Latch，要设置一些约束条件。具体你可以搜下sold的solvet。