请教大侠：做了DC为什么还要做STA？

刚刚接触后端，对于后端的情况还不怎么理解。请教大侠：一般在使用DC的时候已经做了时钟约束，例如创建了时钟100MHz，设置了输入输出延迟等，那么为什么后续还要做STA呢?DC中的时序约束和PT中的处理有什么区别啊?

盼望各位大侠不吝赐教！谢谢！

STA是用来分析和检查你综合出来的时序的，

布局布线后的实际版图的时序当然要检查了

PR后的delay谁也不知道

manual告诉我们,pt 比dc的sta快，呵呵

pt引入了pr后的wire信息，所以更为精确，pt可以作为sign off的工具，而dc不行。

STA利用窮舉法檢查了每一個路徑
不頂不行
實力真是太棒了

DC完了 　 只是 Verilog code變成Gate-Level Code而已實質上妳還是得驗證一下 這個出來的等效邏輯電路setup/hold time 能不能符合 SPEC.

In fact, STA was finished after RC extrction.
So, it contains the information of actual connection. It is more
exactly and the tool is more powerful

layout的timing不一定合乎要求，所以STA检查一下，然后retiming一下。

明白了。DC中的约束，是PR之前的预估数值，不是实际的数值。经过PR之后，预估的线延迟WLM替换成实际的延迟数据，因而要做一个STA分析实际情况是否满足要求。不过，个人觉得，DC中施加的约束可以适用于STA中，不知然否?

呵呵，流程步骤，省了后面就会麻烦了

XUEXILE 10# xinchill

懵懂中，，，，，

dc 是综合的，sta的timing signoff的。

可以参考dc的manual

dc用的库是理想模型，是没有实际的物理信息的。PR后的spef是有实际的物理信息的。

除了实际连线的loading影响在综合的时候不能考虑，另外很重要的一点就是: DC他只是尽量按照你的要求去找到合适的实现方式，但是并不保证综合出来的就满足要求，比如你把理想延时设为0来优化延时，那么它也会综合出一个电路，但显然延迟不可能为0。 他只是量力而行！