版图提取参数问题求解

请问各位，我的版图DRC和LVS都过了，然后提取版图参数的时候的netlist看上去也没有问题，但是在生成calibre的时候报了4个错误，分别是折叠的PMOS和NMOS前一级的B接到了后一级的G，求解这是软件的问题吗，怎么才能解决呢?谢谢各位！

我表示这个原理图我没看懂，更迷惑你的LVS结果

那不是原理图，是提参后的Calibre。原理图就是个反相器，版图用的是原漏共用的结构，有源区有3根Poly，于是PEX应该是提取出三个并联的PMOS和NMOS才对。但是现在Netlist和Hspice都是没问题的，但就这个Calibre报错，说我bulk和gate短接了。我表示很冤啊

你将版图放开点，应该是器件太近了，结果电路端口被迫重合在一起了。所以报错。

Calibre in的时候将放大倍数设置为小数（默认为1），即缩小，你目前报error原因是schematic中device太密了有overlap，导致了short，或者不要将摆放位置设置为layout location，改为array试试看看。

问题已经解决了，谢谢！就是calibre视图管子放大倍数的问题，把默认值该小一点就可以了！