maximum P+ DIFFUSION to nearest N+ pick-up spacing is 20um

P+扩散区到相邻最近的N+环的最大距离是20 um。（即不能超过20 um）
你找到错误的地方，把它们拉近一点不就行了。
这和那种衬底到器件有一个最大间距的DRC要求是一样的，即器件的衬底接触不能离器件太远，太远就会报错。

感谢你的回复，我能不能再晶体管周围画guard-ring解决这个问题呢?

可以的！

您好！我试了但是不行，我发现这个工艺由原理图镜像到版图，所生成的晶体管并没有存在衬底部分，属性部分又无法设置其显示（其他版本是可以设置显示和隐藏的），您知道该如何解决吗?

您好！我试了但是不行，我发现这个工艺由原理图镜像到版图，所生成的晶体管并没有存在衬底部分，属性部分又无法设置其显示（其他版本是可以设置显示和隐藏的），您知道该如何解决吗?

不明觉厉

请问您知道该如何解决吗?谢谢

没有就自己不能画上去么?还是我来帮你画上去

额，我就是给pmos画上N-tap之后还是报错，nmos画上P-tap就没错，就不知道是哪里错了...

加tapcell啊，也就是latchup rule是40um，一边管20um
要适当增加nwell，pwell pickup

谢谢您的回复，已经解决了哈

就是pmos附近20um内必须有tap电位 超过20就找不到了

你的mos化的太大了
以這個rule來說
mos的WL不要超過38不要共用

这个要看在什么地方，在0.35~0.18 esd那边还好了

二樓正解，
如果還不行，你可能要檢查DRC command file 了