BCD製程，高壓下CHIP漏電的原因？
回來後說是有一些漏電的情形，想請問有這方面經驗的大大們
除去DESIGN端跟製程端的因素的話
LAYOUT端有什麼情形可能造成漏電呢?
design缺陷可能性比较大。当然不排除版图原因，版图的寄生结构可能会引起漏电，如latch up或者寄生二极管等。
漏电的原因太多了先还是看测试的情况，针对情况进行分析
在BCD process中版图中最常见的就是寄生bipolar以及寄生mos，看看走线的电压会不会产生pleak或者pleak，一般说起很容易，但是要你去找出来，确实一件很难的事情。
最近遇到一个项目也是这个问题，唉，慢慢分析吧
建议通过FA的手段定位leakage存在的位置，然后再结合layout和schematic进行分析，HV process中遇到漏电的问题是很正常的，但是分析起来也是比较长经验的
一般成熟的制程，主要layout验证通过，漏电design的原因多些，不过也不能排除layout方面，特别是高压，布局不好容易造成寄生管开启，场开启之类的
首先感謝各位大大地回覆，這邊還有一些疑問以及近況的更新；
TO koto135大，您指的pleak是什麼呢?
TO jian1712大，您指的FA手段是指失效分析嗎? 此程序是否為外包較多呢?
目前已大部排除DESIGN端問題，因為good die裡面function其實大致是有work的，但有一個起始訊號雜訊過大，造成另外幾個訊號也似乎有問題，目前往重新檢視ERC的方向前進，一邊看是不是command file也有不盡完善的地方。
下一步預計往寄生元件檢查，這也是最繁雜的地方了。
總之希望能夠成功debug
对的，是失效分析，如用EMMI或LC进行定位,然后再结合layout进行分析
http://www.isti.com.tw
http://www.ma-tek.com/gb/
pleak就是寄生的pmos，也就是我们说的场开启。这种情况很常见，特别是对刚接触高压工艺的tx。还有一种是nleak，我当时打错了，不好意思，原理同pleak
感謝 dabing大與 jian1712的分享
雖然現在還在五里茫霧中, 但是相信未來會更好的.
这个一般是公司的FA部门来处理吧－－！
大公司也許是,
不過我們小公司只能自己的RD去跟外包商 COWORK
看版图
电源线和底线走过的地方是否有场馆开启
xuexixuexi
查一下HV区内的stand alone OD是不是面积太小了。
七楼提的EMMI不错.我们公司一般都用这种办法定位漏电区域的.
1. design 上漏
2. parastic device ..特別是有有是 P-N junction bjt 漏 或電阻
3. layout 上有 contact, via 和一些 rule 不對 或有 overlap
導致 process 做時 漏
以前 metal 間 spacer如 process不夠好 有些會輕輕相連
照 obrich
emi 一般是看 junction 類 漏電的 ..
4. process 上 , gate oxide 不良 .. device 不良
你们说得FA部门主要负责做什么工作，我们公司貌似没有这样的部门。
先检查下仿真有漏电吗?
长见识了
還有一類是 seal ring
一般 seal ring都會 違法rule
有些 layout會run 下面最後套上 seal ring
沒弄就 leakage 了..
pleak/nleak方面的中文资料比较难找，哪位大侠贴个图解释一下?
還有一類漏電是高壓
因為 Field-oxide device MOS 也是會因高壓TURN ON
有没有讲这方面的资料,共享一下,谢谢！