LVS，电阻报错和原理图提取的网表不一致

大神指导哈

单独做个针对电阻的lvs看看lvs能过不！

现在你跑LVS是用W&L跑的，看你care W&L还是R，可以改LVS文件和cdl达到你的要求。

明显合并后的电阻了。

可以打开单独的开关。

单独一个电阻没有问题啊

合并后的电阻?

这个是合并后的阻值了。应该还有连到RR165上的其它电阻。查线路。

电阻是不是分成了很多的段呢?最有可能就是多个电阻合并后形成一个电阻报错

电阻分成两段，单把电阻合并拿出来LVS是没有问题的

source 显示的值如果不对的话，那很可能是识别出问题了啊~
你的spice里面会不会有2个一样名字的subckt但是里面的电阻阻值不一样啊?

小编，看到你的问题，我好奇的问问：你把电阻分成两段，单独拿出来run lvs，那么这个网表是你自己抽取的还是你自己做的一个网表?因为有些时候，可能是电路这边设置的问题，调用的schematic cell参数没有自动更新过来，还是原始的数据，这可能造成问题。你好好地检查一下！另外，看到楼上各位的答复，我觉得是很有道理的，仔细检查！

LVS debug可以参考以下顺序，
1、确定打开了所有元件的merge开关，
2、对照器件数目，检查是不是有器件漏画，该连的线都连上，该打的VIA都打上，不该连不该打的不打，
3、对照节点数目，同上
4、如果LVS提示节点和器件都对应上了，那么拓扑结构（就是电路的连线）没有问题，提示参数错误的话，检查是什么参数没有符合预定指标，
4.1、如果是版图参数错误，检查mark层和版图提取用的模型，
4.2、如果是电路参数错误，检查电路导出的网表，
5、LVS软件可能不会自动merge用subcircuit定义的器件，如一些工艺中的HighRes，Zener等等，注意在网表中将这些器件的标识符“x”修改为对应的符号（如“R、D”等）。
根据你的描述，我觉得问题可能出在前3项上。