calibre lvs阻值不匹配？

0.5 um CSMC CMOS工艺，电阻用的rhp1k，具体可看图，明明schematic 和layout取得同样的阻值和宽长比，可是，却报错property error请问怎么解决问题?3q

不知道是否是不加dummy的原因呢?但是我觉得加了dummy也不一定就完全一样啊，help

可能是cadence的问题。你可以试一下在schematic中查看电阻的参数，然后再在segment width：xxuM后加个空格，电阻阻值可能就会变成正确的。（但实际不会改变阻值，只会修改直观显示！）希望能够解决这个问题！

3q,我在schematic里面加空格，没有区别，只要鼠标移到别的地方，软件自己把空格取消了反倒是在layout里面很奇怪，我加了空格以后，原本设定的20u变成20 u，调出来的管子变成10u了，真的很奇怪，而且lvs也做了，结果阻值差一倍。

，左边就是加了空格的，真是太奇怪了
cadence版本 是ic6151的

You can modifiy the LVS command file to ignore the error report (> 2% )！

3q, 我现在阻值精度调整到了0.009%,由于layout已无法再调整，我修改了电路图中的电阻4~5欧姆，现在匹配成功了，非常感谢

这是lvs commond file写法的问题。原则上应该是比对w和l，但也可以比对R，但是在电路里用w和l计算r的方法和在lvs里计算r的方法有轻微区别，结果就有很小差异。