FPGA时钟输入问题

FPGA时钟输入问题
应该接方波，但是通常在频率较高时，你用示波器看出来得波形都是正弦波。
所以如果你用的是外部晶振可以直接接上去。

FPGA时钟输入问题
不太明白老兄的话,好象有点矛盾.既然一定要接方波,那么外部晶振怎么可以直接接上去呢?虽然频率太高示波器看不出方波来,但原则归原则嘛

FPGA时钟输入问题
我的意思是晶振输出的波形其实就是方波,所以可以直接用.
但如果你用rc振荡器搭的电路，则输出实际上是正弦波，应该加一级比较器整形为方波才可以。

FPGA时钟输入问题
多谢坛主！另有一个问题是:
我的FPGA板一上电后(还没有开始烧写)所有的I/O都是高电位(电源电位),但却点不亮LED,而电源电位就可以点亮LED.我个人认识I/O有一个弱的上拉电阻.
另外,奇怪的是,用boundary scan 模式(ISE4.2软件)烧写我的Verilog代码后,报告是program sucess但done脚不能变为高电平,始终为低电平.且每个I/O的电位跟前面说的一样为高电位,且不能点亮LED.
哪个老兄能指点一下问题的所在么?
谢谢！

FPGA时钟输入问题
上电后管脚都是三太，肯定点不亮了。

不错 获益非浅啊

不太明白！

只要調整弦波的 DC到 Vdd/2 , output swing 也夠大,是可以直接接到 FPGA 使用的.

我知道晶振输出是方波...
不明白为什么要用正弦波来当时钟,,不知道有什么好处或用处~

tongyi 小编的解释

对于FPGA的时钟输入端而言，方波和正弦波只是上升时间不同而已，它只检测沿的跳变。而理想的方波是不存在，信号的上升时间越短，需要越高的高频分量，这会引起不必要的EMI问题。所以只要满足最慢上升时间的要求，用越缓的时钟信号沿越好。

看不太懂啊.

看来做一个东西可真不容易啊.要考虑很多时序的问题,这些才是FPGA设计中最难的吧?

用时钟脚....

FPGA对时钟的识别是通过clock的Vlh、Vhl这些极限数值来判断时钟的电平情况的，所以无所谓方波还是正弦波，任何高频的数字时钟看上去都是正弦波

正弦波信号也是可以的， 不过幅度要足够

最好方波拉

不太明白！

:)

dddddd

似懂非懂

是懂非懂.哈哈