数字后端中延迟讨论

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今天和大家一起看看数字后端中延迟究竟是什么
延迟，顾名思义和时间有关，我们举一个非常理想的例子:
如上图看到的，延迟定义为输出与输入在信号上骤变的时差(这里假设输出随输入同步变化，都是上升)。但是电路在实际工作的时候，输入和输出信号实际的波形不是这样的，所以实际上是这样的：
所以一般实际电路中我们定义延迟的时候是按信号上升或者下降的中间点之间的时间差来定义的，也就是输出信号上升或者下降到中间点的时间与对应输入信号的时间差。
接下来我们想想延迟和哪些因素有关系呢?
1
process工艺的偏差会让标准单元的延迟发生变化，工艺制造的时候，不可能每个地方的参数都是一模一样的，就拿Poly层来讲，不同地方的厚度和宽度都有差别，还有注入区，注入的浓度也有浓有稀。
2
voltage电压改变也会造成延迟发生变化，高压下面管子的速度会快些，相反速度会慢，这个可以从大学里面学习的饱和电流的公式得到，栅极电压越高，电流越大，充放电的速度也响应变快。
3
temperature温度改变也会造成延迟的改变，一般我们认为随着温度的上升，延迟是增加的，温度上升带来载流子不规则运动强烈，定向运动也就变弱，但是在低压情况下，我们会看到所谓的温度翻转，在180nm一般工作电压很高，在工作模式下看不到这种现象，但是譬如在45nm的工艺下，我们会看到工作电压在1.05v以下的时候有明显的温度翻转，工艺越先进，工作电压也就越低，看到的温度翻转也就越明显。
好，以上是常见影响延迟的因素，当上述因素确定的时候，又是哪些因素影响延迟呢？我们举一个具体工作中的情况：
NLDM是我们在60nm以上的工艺节点常用的标准单元的延迟库，看一个180nm下面一个BUF(input A , output Y)的延迟定义：
可以看到延迟是输入端上升或下降时间和输出端的总电容有直接的关系，而且输入波形越陡峭，延迟越小，输出电容越小，延迟也越小。这个是对组合逻辑的描述，对时序逻辑触发器(input D,CK,output Q)的描述是这样的:
end
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小贴士
施道勇
E课网金牌讲师，数字后端高级工程师，精通180um-14nm工艺流程，多次成功流片经验，对数字后端full chip level和block level的流程拥有深刻的认识，目前就职于外企担任leader职位，多年后端教学经验，拥有丰富的项目经验和教学经验，精通脚本语言，自动化流程。

啥玩意，直接看primetime的文档，比这个强多了
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是啊，看个三遍啥都清楚了。

这算是广告贴还是招聘贴？ 最后不按惯例留个邮箱的么？