verilog如何对时钟做一个大于其本身周期的延迟？
时间：12-12
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例如clk周期为2ns，我需要做50ns在延迟，我只需要behavior的描述即可
行为及可以这样写：
always @(clk) begin
clk_delay <= #50 clk;
end
好像我在仿真的时候不能大于一半的延时，需要用新的变量不断的延，不知道为什么
我是用always @ (*)的