后仿真时反标sdf，ncverilog将负延迟设置为零

ncverilog 将SDF 中的interconnect delay 的负值设置为零，加选项-neg_tchk 也无效 有朋友知道如何解决吗？有朋友说，这样做会使时序更悲观，我觉得对于setup是悲观了，但对于hold是有些乐观的，（目前后仿真通过无时序问题）所以不好决定是否该深究这个问题。谢谢

请教工具怎么算出负延时的？

为啥hold 是乐观的呢？

-neg_tchk应该是允许有负的setup/hold guard time，估计不会影响interconnect delay

nc和vcs都不支持delay为负
原因是cell驱动能力过强，input transition太大，loading太小。

继续等待高手解答……

Simulation model? $setup or $setuphold.

静态时序分析能过就好
我也觉得hold是乐观的，所以一般做的时候都是将hold的margin设的大一点

反标负值需要仿真库支持才行。台积电的库通过定义参数的方式实现，还有的foundry提供单独的负值仿真库。

TSMC的仿真库都是不带delay的。
我一般都是用PT做静态时序，然后后仿的时候直接不带时序跑，速度贼快