请教clock jitter的问题
PLL产生的clock，经过一些数字逻辑后，比如mux和分频器（32分频），最后从PAD上输出
根据PLL的手册，jitter只有几十ps，但通过最终的PAD上量，似乎比较大
请问这样是合理的吗？
不合理，如果测量方法正确估计是PCB的电源地做的有问题
合理啊！数字部分会恶化
合理啊，mux分频都会累积jitter，用PLL的输出再把分频逻辑的输出采样一遍，就会ok了
数字逻辑如果是和一大片数字在一起的话，那jitter就已经恶化了
数字电源地很脏的
合理，clock在传输的过程中，噪声会导致jitter增大
首先，你描述的jitter是rms jitter还是peak to peak jitter。。。几十ps的话我估计是peak to peak jitter。
其次，你是怎么测试peak to peak jitter的？示波器测的吗？累计多少个周期？
再者，一般数字逻辑只会影响相位噪声的带外噪底，带外噪底对于RMS 或者 Peak to Peak Jitter的影响并不太明显。。。Jitter主要取决于带内相位噪声。。。
最后，大概率的原因在于你的芯片或者PCB的电源和地没有做好。
统一回复版上各位大牛：
是peak to peak jitter
又做了一些实验：
0、之前的问题：crystal的时钟经过PLL，再经过mux和分频器后输出到PAD上，测量jit
ter非常大，有1ns以上
1、bypass PLL，直接把crystal的时钟经过mux和分频器后输出到PAD上，测量jitter很
小。说明问题确实出在PLL上
2、不bypass PLL，crystal频率不变，修改PLL倍频分频系数，这样PLL输出频率相比情况0变化了，再经过mux和分频器后输出到PAD上，测量jitter相比情况0好很多，说明VCO fre
quecy改变了，jitter变化很大
3、不bypass PLL，更改crystal频率，修改PLL倍频分频系数，达到和0一样的PLL输出频
率，再经过mux和分频器后输出到PAD上，测量jitter大概有200ps。说明尽管输入频率和
系数变化了，但VCO frequency没变，jitter虽然有好转，但还是比较大
4、温度改变，jitter会有变化
以上几点供各位大牛参考，请大牛们分析一下问题出在哪里，有人说可能是PLL的LPF没
做好
有种仪器叫频谱分析仪
你这些实验只能确认jitter来自PLL，不能确认来自VCO还是PLL其他模块，像其他网友说的，比对一下不同带宽下的jitter特性，这样能判断干扰来自哪个模块
另外注意一点是不知道你的VCO是ring还是LC的，ring的话来自电源地的Pushing随频率变化小一些，LC的pushing随振荡频率变化较大。所以测试的时候最好保证VCO工作频率不变
仔细比较不同crystal频率时相位噪声的曲线，仔细思考相位噪声所发生的变化！
最近又做了一些实验，把结果报告各位大牛：
1、在电源和地上发现周期性噪声
2、上述噪声的频率，应该是DCDC的开关频率引起的
3、测量jitter的相位噪声也有频率，跟电源地上的开关频率几乎一样
4、猜想jitter的噪声是因为开关频率的噪声引起的
5、使用直流稳压电源加LDO，开关噪声降低，jitter也降低很多，证实了上面的猜想
6、bypass PLL，其实crystal的jitter还是有的，说明未必只是PLL有噪声，而是整个数
字部分都会有噪声，因为前面说了测量的PAD经过了数字的clock mux和分频器
7、现在基本确定了问题的根源，就是电源地上的周期性的开关噪声，导致了信号在PLL
和数字部分传输收到影响，最后从PAD上出来有了较大jitter
8、现在的问题是：为什么我们的PLL和数字部分，会对电源地噪声这么敏感呢？
不是你们的PLL对于电源噪声敏感，所有的PLL对于电源噪声都敏感，没有万能的模块。ring和LC都有专门针对电源锁做的一些抗噪的设计，当然需要资源（外接器件/功耗/芯片面积）。
不要把PLL看成一个简单倍频器，很多初学者或者数字设计者所犯的错误。
另外，你改变了分频比，其实相当于把BW改变了，没有猜错的话，应该是BW变大了，这样PLL的noise被BW过滤了一部分，因此你看到的有200ps，而不是1ns。
另外period jitter如果没有周期数，是没有任何意义的，你仔细看看有的IP提供的datasheet，谈到period jitter时候，都会说出一个周期数。
一般做PLL的人评价PLL好坏，首先会看phase noise测量结果，然后看rms。