FPGA综合遇到问题，请教大家如何解决？
时间：12-12
整理：3721RD
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我的目的是将用synplify 将design生成edf文件，然后导入virtex6中生成bit file。
其中design里调用了sram IP core，所以我先用ISE生成memory，然后将.v文件放到synplify里面综合出网表。然后在ISE里调用design wrapper，同时将edf放到工程里。然后在translation options里面设置 sram相应的xco的路径
结果跑出来error
/u0_line_buf' with type 'sram_tp_120x960' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, case mismatch between the block name and the edif or ngc file name, or the misspelling of a type name. Symbol 'sram_tp_120x960' is not supported in target 'virtex6'
请问大家，这种情况如何处理？
其中design里调用了sram IP core，所以我先用ISE生成memory，然后将.v文件放到synplify里面综合出网表。然后在ISE里调用design wrapper，同时将edf放到工程里。然后在translation options里面设置 sram相应的xco的路径
结果跑出来error
/u0_line_buf' with type 'sram_tp_120x960' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, case mismatch between the block name and the edif or ngc file name, or the misspelling of a type name. Symbol 'sram_tp_120x960' is not supported in target 'virtex6'
请问大家，这种情况如何处理？
FPGATech(可编程器件技术) 版
有可能是：
1. 名字命名有问题，不符合规则？
2. sram规格设置有问题？FPGA上面的SRAM使用是有要求的，width x depth好像不能随便设，翻翻spec看看
感谢回复，我找到问题了，是没有指定ngc的位置。
感觉像是生成sram的时候没选目标器件。
非常感谢，原来还有这个版额， 我都不知道