DC 综合基本问题
时间：12-12
整理：3721RD
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DC 对 IP 综合，design 有2个时钟输入：CLK[1：0]
两个时钟是反相关系，CLK[0] 是主要的时钟
那么在 create clock 时候怎么设置他们为反相关系？
下面设置对么？
set clk_period 69
create_clock -name clk_0 [get_ports clk[0]] -period $clk_period -waveform {0 34.5}
create_clock -name clk_1 [get_ports clk[1]] -period $clk_period -waveform {34.5 69}
两个时钟是反相关系，CLK[0] 是主要的时钟
那么在 create clock 时候怎么设置他们为反相关系？
下面设置对么？
set clk_period 69
create_clock -name clk_0 [get_ports clk[0]] -period $clk_period -waveform {0 34.5}
create_clock -name clk_1 [get_ports clk[1]] -period $clk_period -waveform {34.5 69}
不对。这么设置，两个时钟不会同步。要把这个ip包个壳子，一个时钟进去，加个反相器，接到ip的两个时钟端口上，定义一个时钟就可以了。
这样没问题，两个时钟放一个group就会做timing检查了
你不去false path它们，为何不同步？
会check timing,不代表这个check是正确的
为什么不正确？
关键是两个时钟域有必要这样弄吗？两个时钟域之间的有信号传递吗？怎样的设计风格是不是不好？
如果没有信号传递，直接设false path就可以了吧