求助：verilog敏感列表中是否可以出现always模块中将要产生的值

标题可能写的不清楚，直接举例吧。
always @ ( * ) begin
    reg_a = wire0 & wire1;
    reg_b = reg_a;
end
如上code，reg_a即是always块的输出值，又是输入值，这样行吗？
另外，综合的话会不会有问题？
谢谢回答。

为啥非要这样写？能避免就避免呗。

谢谢回答。
看起来确实挺奇怪的，但是仿真也没有问题，我自己不会综合（有必要学习一下了），想知道一下综合会不会有问题。
也想了解一下别人有没有遇到这种情况，有没有发生过问题。
谢谢。

为啥不行。

也许工具能综合出来，但是切记不要挑战工具，老老实实写代码

可以这么写，跟直接写reg_b = wire0&wire1一样的，但是不推荐，其实没必要跟自己过
不去。。。
.76

感谢楼上诸位解答，就不一一回复了。
确实没必要跟工具过不去，还是老老实实写没有疑问的代码吧。。。
再次感谢。

你挑战综合工具的性能极限，它就挑战你的忍受极限。

大哥，我错了。真是无意间搞出这样的code的。。。以后不敢了。