请问PLL的带内噪声主要由哪个模块决定
时间：12-11
整理：3721RD
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easyads (hehe) 于 (Wed May 21 15:10:33 2008) 提到:
对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
er
哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
的频率成正比
咨询了几个人，有人说是Charge pump， 有人说是filter， 还有人说是N divider，我
已经搞糊涂了
我的理解是： Charge Pump的噪声和导通时间Ton（大概几个ns）有关，只要Ton比较小
， Charge pump本身的噪声就比较小。N divider如果采用的是同步分频器，本身噪声也
很小的， PFD的噪声也应该比较小。 那么噪声比较大的是loop filter中的电阻热噪声
（虽然经过PLL环路后是带通特性）
不知道我的理解对不对？
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METech (靠谱男) 于 (Wed May 21 20:42:12 2008) 提到:
没人说vco么，呵呵
我觉得说pfd的主要是指deadzone吧，哪个模块的噪声占大多数还是要看各个模块结构的
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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easyads (hehe) 于 (Wed May 21 20:45:51 2008) 提到:
一般带内VCO噪声不占主要地位，因为VCO噪声经过PLL后是高通特性
pfd为了消除deadzone会给up，dn信号都加一个delay Ton， 但是pfd本身噪声不应该很
大， charge pump因为Ton比较小，故本身噪声比较小
【 在 METech (靠谱男) 的大作中提到: 】
: 没人说vco么，呵呵
: 我觉得说pfd的主要是指deadzone吧，哪个模块的噪声占大多数还是要看各个模块结构的
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seaskyyuhan (海天一色) 于 (Thu May 22 09:42:16 2008) 提到:
这些模块根据不同情况主次不同的,设计时候每个都要尽量考虑好,
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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windtauear (天地不仁，以万物为刍狗) 于 (Thu May 22 20:47:32 2008) 提到:
按道理是divider和reference,还有pfd+cp可能会有一些贡献,但电路设计合理的话,最后你会发现实际上还是reference的影响最大,这个需要将片外元件,pcb板藕合,pad都考虑得到
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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easyads (hehe) 于 (Fri May 23 11:03:23 2008) 提到:
但是我们知道一般N divider如果用同步分频器实现的话，本身噪声就比较小了。
另外PFD产生噪声的机理是因为产生up dn脉冲的沿有jitter， CP是因为有一段时间Ton
流过电流， 但是如果Ton比较小的话，CP本身参数的噪声比较小。现在我不确定PFD的噪
声一般是不是比CP大？ 另外我看到Dean在他的 PLL performance and simulation这本
书中写到PFD＋CP是带内最主要的噪声源，并且其本身模块产生的噪声功率和PFD工作频
率Fcomp成正比，这个有点不明白。
另外如仿真PFD的噪声呀？ 还是直接仿真PFD＋CP的噪声。 我看到designers-guide上面
KEN的文章中说用有相位offset的两个同周期信号去驱动PFD＋CP，然后测量CP输出电流
的频谱
一般情况下PFD＋CP产生的带内噪声和loop filter相比是哪个大呢？
谢谢
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: 按道理是divider和reference,还有pfd+cp可能会有一些贡献,但电路设计合理的话,最后你会发现实际上还是reference的影响最大,这个需要将片外元件,pcb板藕合,pad都考虑得到
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Bibgre (侧翼偏锋) 于 (Fri May 23 11:53:24 2008) 提到:
VCO的噪声呢？
VCO的噪声是高通的
所以带宽的选择很重要
在一般的frequency synthesis中
VCO的噪声占什么比重？
VCO增益过高是不是对噪声影响比较大？
【 在 easyads (hehe) 的大作中提到: 】
: 但是我们知道一般N divider如果用同步分频器实现的话，本身噪声就比较小了。
: 另外PFD产生噪声的机理是因为产生up dn脉冲的沿有jitter， CP是因为有一段时间Ton
: 流过电流， 但是如果Ton比较小的话，CP本身参数的噪声比较小。现在我不确定PFD的噪
: ...................
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easyads (hehe) 于 (Fri May 23 12:32:16 2008) 提到:
带宽的选取是很重要的，通常讲带宽越小，rms phase error越小，但也不能太小，一般
小到一个带宽值，就是在这个频率VCO对整个PLL贡献的噪声和其他模块贡献的噪声相等
。
【 在 Bibgre (侧翼偏锋) 的大作中提到: 】
: VCO的噪声呢？
: VCO的噪声是高通的
: 所以带宽的选择很重要
: ...................
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buckaroo (置之度外) 于 (Fri May 23 13:54:46 2008) 提到:
这个不能一概而论，还看分频比大与小
divider的noise主要是引起电源波动吧，如果分开电源，那就无所谓了，数字信号，影响不大
同步分频器固然没有jitter accumulation，但是我确实没见到过用同步的
【 在 easyads (hehe) 的大作中提到: 】
: 带宽的选取是很重要的，通常讲带宽越小，rms phase error越小，但也不能太小，一般
: 小到一个带宽值，就是在这个频率VCO对整个PLL贡献的噪声和其他模块贡献的噪声相等
: 。
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castrader (万和) 于 (Fri May 23 13:56:32 2008) 提到:
为啥呢？
这么一个小电路
同步不比异步麻烦多少啊
【 在 buckaroo (置之度外) 的大作中提到: 】
: 这个不能一概而论，还看分频比大与小
: divider的noise主要是引起电源波动吧，如果分开电源，那就无所谓了，数字信号，影响不大
: 同步分频器固然没有jitter accumulation，但是我确实没见到过用同步的
: ...................
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toctory (子欲养而亲不待) 于 (Fri May 23 14:10:11 2008) 提到:
不同的设计里面会有不同贡献比例。
每个模块在噪声都有可能占主导，和具体的设计限制相关。
离开了设计限制讨论这个问题是无意义的。
看书只需要知道不同部分是怎么贡献的就ok了。
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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easyads (hehe) 于 (Fri May 23 15:08:37 2008) 提到:
N divder 完全可以用同步的呀，因为这个时候工作频率不是很高，因为VCO的输出都会
经过一个prescaler的。
【 在 buckaroo (置之度外) 的大作中提到: 】
: 这个不能一概而论，还看分频比大与小
: divider的noise主要是引起电源波动吧，如果分开电源，那就无所谓了，数字信号，影响不大
: 同步分频器固然没有jitter accumulation，但是我确实没见到过用同步的
: ...................
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easyads (hehe) 于 (Fri May 23 15:22:02 2008) 提到:
clock reference，N divider， PFD， CP， loop filter， VCO都贡献带内噪声。
假设一个整数分频的PLL(用于bluetooth)， 工作频率2402~2480M，PFD工作频率Fref＝
1M，带宽Fc＝40K,CP电流为Icp=500uA, Kvco=50MHz/V, 假设我们采用2nd order filter，利用easypll计算可以得到滤波器参数 R1＝27Kohm， C1＝390p， C2＝56p
1.假设clock reference比较理想，就不考虑它的噪声了。 如果我们的N divider采用的
同步分频器结构，那么它的噪声应该比较低，也不应该是带内主要的噪声源了。因为N
divider前面有prescaler，实际N divider工作频率很低了，完全可以采用同步分频架构。
2。PFD的噪声产生主要是因为PFD产生出来的up，dn脉冲的沿有jitter，PFD是由D触发器
构成的，如果PFD的工作频率越高，其本身模块产生的噪声应该越高。另外charge pump
产生的噪声和为了消除PFD dead zone加入的一个delay Ton有关， 如果Ton取的非常小（只要让后面逻辑电路正常工作，一般只需要1～3ns），那么CP本身的噪声也就会比较小
3。如果Ton取值比较小（也应该比较小），那么导致CP噪声低，那么loop filter对整个
PLL贡献的带内噪声可能占主要地位
4。理论上讲带宽越小， PLL rms phase error越小，但是也不能太小，一般取到一个带
宽值，在那个带宽上，VCO对整个PLL贡献的噪声和其他模块对PLL贡献的噪声相等就可以了
你看看我的分析有没有问题呀？
谢谢
【 在 toctory (子欲养而亲不待) 的大作中提到: 】
: 不同的设计里面会有不同贡献比例。
: 每个模块在噪声都有可能占主导，和具体的设计限制相关。
: 离开了设计限制讨论这个问题是无意义的。
: ...................
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windtauear (天地不仁，以万物为刍狗) 于 (Fri May 23 20:43:14 2008) 提到:
pfd的工作频率越高，则它对输出的phase noise的贡献越小(20logN)，假定输出不变
前面已经说过，从公式来看，pfd+loop和divider为in band noise的贡献，但是选择较高的ref可以将它们的影响降低，同样vco的pn也可以依据优化带宽，但是它受Q的影响太大，而片上电感的Q很可能测得时候发现掉了不少，所以最后你会发现pfd，cp，divider对in band noise的贡献很小，反而是ref和vco这种高Q的电路对in band noise的贡献最大...所以还是应该按toctory说的，关按照书本上是不行的，还是得结合实际电路和指标来做
【 在 easyads (hehe) 的大作中提到: 】
: clock reference，N divider， PFD， CP， loop filter， VCO都贡献带内噪声。
: 假设一个整数分频的PLL(用于bluetooth)， 工作频率2402~2480M，PFD工作频率Fref＝
: 1M，带宽Fc＝40K,CP电流为Icp=500uA, Kvco=50MHz/V, 假设我们采用2nd order filter，利用easypll计算可以得到滤波器参数 R1＝27Kohm， C1＝390p， C2＝56p
: ...................
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toctory (子欲养而亲不待) 于 (Fri May 23 20:46:14 2008) 提到:
大面上基本都是对的啊，没有什么问题，赫赫。
所以具体哪一部分贡献多大，是需要看具体的电路来定的。在你这个电路里面，一般而言，charge pump和vco会占很多的噪声。当然，reference也有可能会占主导地位，看具体电路了。
【 在 easyads (hehe) 的大作中提到: 】
: clock reference，N divider， PFD， CP， loop filter， VCO都贡献带内噪声。
: 假设一个整数分频的PLL(用于bluetooth)， 工作频率2402~2480M，PFD工作频率Fref＝
: 1M，带宽Fc＝40K,CP电流为Icp=500uA, Kvco=50MHz/V, 假设我们采用2nd order filter，利用easypll计算可以得到滤波器参数 R1＝27Kohm， C1＝390p， C2＝56p
: ...................
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athoma (屁唉起地...) 于 (Sat May 24 10:04:12 2008) 提到:
同步速度慢，功耗大...
【 在 castrader (万和) 的大作中提到: 】
: 为啥呢？
: 这么一个小电路
: 同步不比异步麻烦多少啊
: ...................
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easyads (hehe) 于 (Sun May 25 01:10:56 2008) 提到:
谢谢回答。
好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
FD工作频率就是1M，这个时候你的PFD的噪声还是蛮大的。 当然你如果用sigma delta的
PLL，PFD的工作频率可以提高，这个时候PFD，CP的噪声就比较的小了。
另外大家怎么仿真PFD的噪声呀，还是直接仿真PFD＋CP的噪声？ 我个人觉得对PFD来说
其产生噪声最关键的因为PFD产生的up，dn脉冲信号的rising edge 和falling edge有j
itter，所以我们必须非常关心这个jitter，不知大家怎么仿真PFD噪声的？
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: pfd的工作频率越高，则它对输出的phase noise的贡献越小(20logN)，假定输出不变
: 前面已经说过，从公式来看，pfd+loop和divider为in band noise的贡献，但是选择较高的ref可以将它们的影响降低，同样vco的pn也可以依据优化带宽，但是它受Q的影响太大，而片上电感的Q很可能测得时候发现掉了不少，所以最后你会发现pfd，cp，divider对in band noise的贡
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buckaroo (置之度外) 于 (Sun May 25 08:56:18 2008) 提到:
“标准CMOS的PFD，其噪声一般可忽略”
“但其PSRR的影响比CP的PSRR影响大” 这句话没看懂，仅仅是因为CP有个电流源？
【 在 easyads (hehe) 的大作中提到: 】
: 谢谢回答。
: 好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
: 另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
: ...................
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windtauear (天地不仁，以万物为刍狗) 于 (Sun May 25 09:23:10 2008) 提到:
嗯是我记错了，确实是10logN
【 在 easyads (hehe) 的大作中提到: 】
: 谢谢回答。
: 好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
: 另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
: ...................
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faithful (可以) 于 (Sun May 25 15:29:29 2008) 提到:
Lpfd=(2*pi*rmsjitter)^2*Fpfd*N^2
PFD 工作频率越高 本身的等效 phase noise 是越大的, 只是在fix output frequency 的情况下，N成比例减小， 所以close loop 时 attenuate N^2 最终attenuate N
PFD的phase noise 可以通过公式由rmsjitter 得到。
【 在 easyads (hehe) 的大作中提到: 】
: 谢谢回答。
: 好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
: 另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
: ...................
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seaskyyuhan (海天一色) 于 (Sun May 25 21:39:26 2008) 提到:
基本赞同，再加一点，来自VDD/VSS的噪声也非常关键，尤其rfpll中。对VCO NOISE的优化，应该是在最关心的频率范围内，要使提供尽可能小的偏置电流时的输出电压恰好到达最大幅值。
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: pfd的工作频率越高，则它对输出的phase noise的贡献越小(20logN)，假定输出不变
: 前面已经说过，从公式来看，pfd+loop和divider为in band noise的贡献，但是选择较高的ref可以将它们的影响降低，同样vco的pn也可以依据优化带宽，但是它受Q的影响太大，而片上电感的Q很可能测得时候发现掉了不少，所以最后你会发现pfd，cp，divider对in band noise的贡献很小，反而是ref和vco这种高Q的电路对in band noise的贡献最大...所以还是应该按toctory说的，关按照书本上是不行的，还是得结合实际电路和指标来做
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seaskyyuhan (海天一色) 于 (Sun May 25 21:42:24 2008) 提到:
同不懂，pfd数字电路也有psrr这么一说？
【 在 buckaroo (置之度外) 的大作中提到: 】
: “标准CMOS的PFD，其噪声一般可忽略”
: “但其PSRR的影响比CP的PSRR影响大” 这句话没看懂，仅仅是因为CP有个电流源？
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athoma (屁唉起地...) 于 (Mon May 26 10:26:55 2008) 提到:
我怎么记得是20logN?
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: 嗯是我记错了，确实是10logN
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easyads (hehe) 于 (Mon May 26 12:51:08 2008) 提到:
恩。那么我问一些如何仿真PFD的jitter呢？
是不是做pss+pnoise 分析， noise source 选择的是jitter?
另外我看到pnose 分析里面， noise source 有一个是time domain（strobed noise）
，下面有两个参数noise skip count和number of points，或者add specific Points？
最后设置的几个参数是什么意思呀？
另外noise source 选择jitter 和time domain都可以仿真jitter， 这两个有什么区别
呀？
【 在 faithful (可以) 的大作中提到: 】
: Lpfd=(2*pi*rmsjitter)^2*Fpfd*N^2
: PFD 工作频率越高 本身的等效 phase noise 是越大的, 只是在fix output frequency 的情况下，N成比例减小， 所以close loop 时 attenuate N^2 最终attenuate N
: PFD的phase noise 可以通过公式由rmsjitter 得到。
: ...................
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Bibgre (侧翼偏锋) 于 (Mon May 26 14:35:01 2008) 提到:
同问
noise和jitter要如何仿真呢？
【 在 easyads (hehe) 的大作中提到: 】
: 恩。那么我问一些如何仿真PFD的jitter呢？
: 是不是做pss+pnoise 分析， noise source 选择的是jitter?
: 另外我看到pnose 分析里面， noise source 有一个是time domain（strobed noise）
: ...................
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chip (加油！中国！) 于 (Thu May 29 16:03:00 2008) 提到:
有人给解释一下吗？这个我也一直不是很清楚，包括查designers-guide.org也没有比较清晰的解释
【 在 easyads (hehe) 的大作中提到: 】
: : :
:
: 恩。那么我问一些如何仿真PFD的jitter呢？
:
: 是不是做pss+pnoise 分析， noise source 选择的是jitter?
:
: 另外我看到pnose 分析里面， noise source 有一个是time domain（strobed noise）
: ，下面有两个参数noise skip count和number of points，或者add specific Points？
: 最后设置的几个参数是什么意思呀？
:
: 另外noise source 选择jitter 和time domain都可以仿真jitter， 这两个有什么区别
: 呀？
:
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: 【 在 faithful (可以) 的大作中提到: 】
: : Lpfd=(2*pi*rmsjitter)^2*Fpfd*N^2
: : PFD 工作频率越高 本身的等效 phase noise 是越大的, 只是在fix output frequency 的情况下，N成比例减小， 所以close loop 时 attenuate N^2 最终attenuate N
: : PFD的phase noise 可以通过公式由rmsjitter 得到。
: : ...................
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: --
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: ※ 来源:·水木社区 newsmth.net·[FROM: 58.37.140]
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walkingsun (在夜色的掩护下。。。) 于 (Thu May 29 16:22:25 2008) 提到:
jitter不清楚
但是有阈值的电路应该可以用timedomain的noisetype
pss完了，找到2个edge的时间，比如1us和2us
在noise skip count 填一个很大的数，大于pss周期内采样点数，比如1000
勾上add specific point， 填 1u 2u
然后就知道这两个时间点的噪声电压
除以edge rate 乘以 信号角频率
就行了，注意分清楚是功率还是幅度
这个designer guide上有
【 在 chip (加油！中国！) 的大作中提到: 】
: 有人给解释一下吗？这个我也一直不是很清楚，包括查designers-guide.org也没有比较清晰的解释
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chip (加油！中国！) 于 (Thu May 29 16:50:30 2008) 提到:
thanks,designers-guide是论坛里面吗？
【 在 walkingsun (在夜色的掩护下。。。) 的大作中提到: 】
: jitter不清楚
: 但是有阈值的电路应该可以用timedomain的noisetype
: pss完了，找到2个edge的时间，比如1us和2us
: ...................
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walkingsun (在夜色的掩护下。。。) 于 (Thu May 29 18:33:51 2008) 提到:
啊
A introduction to cyclostationary noise
和
predicting the phase noise and jitter of PLl-based frequency synthysizers
公式在后面那篇，(35)
【 在 chip (加油！中国！) 的大作中提到: 】
: thanks,designers-guide是论坛里面吗？
easyads (hehe) 于 (Wed May 21 15:10:33 2008) 提到:
对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
er
哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
的频率成正比
咨询了几个人，有人说是Charge pump， 有人说是filter， 还有人说是N divider，我
已经搞糊涂了
我的理解是： Charge Pump的噪声和导通时间Ton（大概几个ns）有关，只要Ton比较小
， Charge pump本身的噪声就比较小。N divider如果采用的是同步分频器，本身噪声也
很小的， PFD的噪声也应该比较小。 那么噪声比较大的是loop filter中的电阻热噪声
（虽然经过PLL环路后是带通特性）
不知道我的理解对不对？
☆─────────────────────────────────────☆
METech (靠谱男) 于 (Wed May 21 20:42:12 2008) 提到:
没人说vco么，呵呵
我觉得说pfd的主要是指deadzone吧，哪个模块的噪声占大多数还是要看各个模块结构的
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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easyads (hehe) 于 (Wed May 21 20:45:51 2008) 提到:
一般带内VCO噪声不占主要地位，因为VCO噪声经过PLL后是高通特性
pfd为了消除deadzone会给up，dn信号都加一个delay Ton， 但是pfd本身噪声不应该很
大， charge pump因为Ton比较小，故本身噪声比较小
【 在 METech (靠谱男) 的大作中提到: 】
: 没人说vco么，呵呵
: 我觉得说pfd的主要是指deadzone吧，哪个模块的噪声占大多数还是要看各个模块结构的
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seaskyyuhan (海天一色) 于 (Thu May 22 09:42:16 2008) 提到:
这些模块根据不同情况主次不同的,设计时候每个都要尽量考虑好,
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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windtauear (天地不仁，以万物为刍狗) 于 (Thu May 22 20:47:32 2008) 提到:
按道理是divider和reference,还有pfd+cp可能会有一些贡献,但电路设计合理的话,最后你会发现实际上还是reference的影响最大,这个需要将片外元件,pcb板藕合,pad都考虑得到
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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easyads (hehe) 于 (Fri May 23 11:03:23 2008) 提到:
但是我们知道一般N divider如果用同步分频器实现的话，本身噪声就比较小了。
另外PFD产生噪声的机理是因为产生up dn脉冲的沿有jitter， CP是因为有一段时间Ton
流过电流， 但是如果Ton比较小的话，CP本身参数的噪声比较小。现在我不确定PFD的噪
声一般是不是比CP大？ 另外我看到Dean在他的 PLL performance and simulation这本
书中写到PFD＋CP是带内最主要的噪声源，并且其本身模块产生的噪声功率和PFD工作频
率Fcomp成正比，这个有点不明白。
另外如仿真PFD的噪声呀？ 还是直接仿真PFD＋CP的噪声。 我看到designers-guide上面
KEN的文章中说用有相位offset的两个同周期信号去驱动PFD＋CP，然后测量CP输出电流
的频谱
一般情况下PFD＋CP产生的带内噪声和loop filter相比是哪个大呢？
谢谢
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: 按道理是divider和reference,还有pfd+cp可能会有一些贡献,但电路设计合理的话,最后你会发现实际上还是reference的影响最大,这个需要将片外元件,pcb板藕合,pad都考虑得到
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Bibgre (侧翼偏锋) 于 (Fri May 23 11:53:24 2008) 提到:
VCO的噪声呢？
VCO的噪声是高通的
所以带宽的选择很重要
在一般的frequency synthesis中
VCO的噪声占什么比重？
VCO增益过高是不是对噪声影响比较大？
【 在 easyads (hehe) 的大作中提到: 】
: 但是我们知道一般N divider如果用同步分频器实现的话，本身噪声就比较小了。
: 另外PFD产生噪声的机理是因为产生up dn脉冲的沿有jitter， CP是因为有一段时间Ton
: 流过电流， 但是如果Ton比较小的话，CP本身参数的噪声比较小。现在我不确定PFD的噪
: ...................
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easyads (hehe) 于 (Fri May 23 12:32:16 2008) 提到:
带宽的选取是很重要的，通常讲带宽越小，rms phase error越小，但也不能太小，一般
小到一个带宽值，就是在这个频率VCO对整个PLL贡献的噪声和其他模块贡献的噪声相等
。
【 在 Bibgre (侧翼偏锋) 的大作中提到: 】
: VCO的噪声呢？
: VCO的噪声是高通的
: 所以带宽的选择很重要
: ...................
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buckaroo (置之度外) 于 (Fri May 23 13:54:46 2008) 提到:
这个不能一概而论，还看分频比大与小
divider的noise主要是引起电源波动吧，如果分开电源，那就无所谓了，数字信号，影响不大
同步分频器固然没有jitter accumulation，但是我确实没见到过用同步的
【 在 easyads (hehe) 的大作中提到: 】
: 带宽的选取是很重要的，通常讲带宽越小，rms phase error越小，但也不能太小，一般
: 小到一个带宽值，就是在这个频率VCO对整个PLL贡献的噪声和其他模块贡献的噪声相等
: 。
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castrader (万和) 于 (Fri May 23 13:56:32 2008) 提到:
为啥呢？
这么一个小电路
同步不比异步麻烦多少啊
【 在 buckaroo (置之度外) 的大作中提到: 】
: 这个不能一概而论，还看分频比大与小
: divider的noise主要是引起电源波动吧，如果分开电源，那就无所谓了，数字信号，影响不大
: 同步分频器固然没有jitter accumulation，但是我确实没见到过用同步的
: ...................
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toctory (子欲养而亲不待) 于 (Fri May 23 14:10:11 2008) 提到:
不同的设计里面会有不同贡献比例。
每个模块在噪声都有可能占主导，和具体的设计限制相关。
离开了设计限制讨论这个问题是无意义的。
看书只需要知道不同部分是怎么贡献的就ok了。
【 在 easyads (hehe) 的大作中提到: 】
: 对PLL带内噪声有贡献的有下面模块PFD， Charge Pump， Loop filter，VCO, N divid
: er
: 哪个模块贡献了主要的带内噪声呢， 看Dean的书说是PFD模块，并且说PFD的噪声和PFD
: ...................
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easyads (hehe) 于 (Fri May 23 15:08:37 2008) 提到:
N divder 完全可以用同步的呀，因为这个时候工作频率不是很高，因为VCO的输出都会
经过一个prescaler的。
【 在 buckaroo (置之度外) 的大作中提到: 】
: 这个不能一概而论，还看分频比大与小
: divider的noise主要是引起电源波动吧，如果分开电源，那就无所谓了，数字信号，影响不大
: 同步分频器固然没有jitter accumulation，但是我确实没见到过用同步的
: ...................
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easyads (hehe) 于 (Fri May 23 15:22:02 2008) 提到:
clock reference，N divider， PFD， CP， loop filter， VCO都贡献带内噪声。
假设一个整数分频的PLL(用于bluetooth)， 工作频率2402~2480M，PFD工作频率Fref＝
1M，带宽Fc＝40K,CP电流为Icp=500uA, Kvco=50MHz/V, 假设我们采用2nd order filter，利用easypll计算可以得到滤波器参数 R1＝27Kohm， C1＝390p， C2＝56p
1.假设clock reference比较理想，就不考虑它的噪声了。 如果我们的N divider采用的
同步分频器结构，那么它的噪声应该比较低，也不应该是带内主要的噪声源了。因为N
divider前面有prescaler，实际N divider工作频率很低了，完全可以采用同步分频架构。
2。PFD的噪声产生主要是因为PFD产生出来的up，dn脉冲的沿有jitter，PFD是由D触发器
构成的，如果PFD的工作频率越高，其本身模块产生的噪声应该越高。另外charge pump
产生的噪声和为了消除PFD dead zone加入的一个delay Ton有关， 如果Ton取的非常小（只要让后面逻辑电路正常工作，一般只需要1～3ns），那么CP本身的噪声也就会比较小
3。如果Ton取值比较小（也应该比较小），那么导致CP噪声低，那么loop filter对整个
PLL贡献的带内噪声可能占主要地位
4。理论上讲带宽越小， PLL rms phase error越小，但是也不能太小，一般取到一个带
宽值，在那个带宽上，VCO对整个PLL贡献的噪声和其他模块对PLL贡献的噪声相等就可以了
你看看我的分析有没有问题呀？
谢谢
【 在 toctory (子欲养而亲不待) 的大作中提到: 】
: 不同的设计里面会有不同贡献比例。
: 每个模块在噪声都有可能占主导，和具体的设计限制相关。
: 离开了设计限制讨论这个问题是无意义的。
: ...................
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windtauear (天地不仁，以万物为刍狗) 于 (Fri May 23 20:43:14 2008) 提到:
pfd的工作频率越高，则它对输出的phase noise的贡献越小(20logN)，假定输出不变
前面已经说过，从公式来看，pfd+loop和divider为in band noise的贡献，但是选择较高的ref可以将它们的影响降低，同样vco的pn也可以依据优化带宽，但是它受Q的影响太大，而片上电感的Q很可能测得时候发现掉了不少，所以最后你会发现pfd，cp，divider对in band noise的贡献很小，反而是ref和vco这种高Q的电路对in band noise的贡献最大...所以还是应该按toctory说的，关按照书本上是不行的，还是得结合实际电路和指标来做
【 在 easyads (hehe) 的大作中提到: 】
: clock reference，N divider， PFD， CP， loop filter， VCO都贡献带内噪声。
: 假设一个整数分频的PLL(用于bluetooth)， 工作频率2402~2480M，PFD工作频率Fref＝
: 1M，带宽Fc＝40K,CP电流为Icp=500uA, Kvco=50MHz/V, 假设我们采用2nd order filter，利用easypll计算可以得到滤波器参数 R1＝27Kohm， C1＝390p， C2＝56p
: ...................
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toctory (子欲养而亲不待) 于 (Fri May 23 20:46:14 2008) 提到:
大面上基本都是对的啊，没有什么问题，赫赫。
所以具体哪一部分贡献多大，是需要看具体的电路来定的。在你这个电路里面，一般而言，charge pump和vco会占很多的噪声。当然，reference也有可能会占主导地位，看具体电路了。
【 在 easyads (hehe) 的大作中提到: 】
: clock reference，N divider， PFD， CP， loop filter， VCO都贡献带内噪声。
: 假设一个整数分频的PLL(用于bluetooth)， 工作频率2402~2480M，PFD工作频率Fref＝
: 1M，带宽Fc＝40K,CP电流为Icp=500uA, Kvco=50MHz/V, 假设我们采用2nd order filter，利用easypll计算可以得到滤波器参数 R1＝27Kohm， C1＝390p， C2＝56p
: ...................
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athoma (屁唉起地...) 于 (Sat May 24 10:04:12 2008) 提到:
同步速度慢，功耗大...
【 在 castrader (万和) 的大作中提到: 】
: 为啥呢？
: 这么一个小电路
: 同步不比异步麻烦多少啊
: ...................
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easyads (hehe) 于 (Sun May 25 01:10:56 2008) 提到:
谢谢回答。
好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
FD工作频率就是1M，这个时候你的PFD的噪声还是蛮大的。 当然你如果用sigma delta的
PLL，PFD的工作频率可以提高，这个时候PFD，CP的噪声就比较的小了。
另外大家怎么仿真PFD的噪声呀，还是直接仿真PFD＋CP的噪声？ 我个人觉得对PFD来说
其产生噪声最关键的因为PFD产生的up，dn脉冲信号的rising edge 和falling edge有j
itter，所以我们必须非常关心这个jitter，不知大家怎么仿真PFD噪声的？
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: pfd的工作频率越高，则它对输出的phase noise的贡献越小(20logN)，假定输出不变
: 前面已经说过，从公式来看，pfd+loop和divider为in band noise的贡献，但是选择较高的ref可以将它们的影响降低，同样vco的pn也可以依据优化带宽，但是它受Q的影响太大，而片上电感的Q很可能测得时候发现掉了不少，所以最后你会发现pfd，cp，divider对in band noise的贡
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buckaroo (置之度外) 于 (Sun May 25 08:56:18 2008) 提到:
“标准CMOS的PFD，其噪声一般可忽略”
“但其PSRR的影响比CP的PSRR影响大” 这句话没看懂，仅仅是因为CP有个电流源？
【 在 easyads (hehe) 的大作中提到: 】
: 谢谢回答。
: 好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
: 另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
: ...................
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windtauear (天地不仁，以万物为刍狗) 于 (Sun May 25 09:23:10 2008) 提到:
嗯是我记错了，确实是10logN
【 在 easyads (hehe) 的大作中提到: 】
: 谢谢回答。
: 好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
: 另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
: ...................
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faithful (可以) 于 (Sun May 25 15:29:29 2008) 提到:
Lpfd=(2*pi*rmsjitter)^2*Fpfd*N^2
PFD 工作频率越高 本身的等效 phase noise 是越大的, 只是在fix output frequency 的情况下，N成比例减小， 所以close loop 时 attenuate N^2 最终attenuate N
PFD的phase noise 可以通过公式由rmsjitter 得到。
【 在 easyads (hehe) 的大作中提到: 】
: 谢谢回答。
: 好像PFD工作频率越高，其对整个PLL的phase noise 贡献是减小10logN
: 另外一般如果是整数分频的话，PFD的工作频率就定了，比如信道间隔是1M，那么你的P
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seaskyyuhan (海天一色) 于 (Sun May 25 21:39:26 2008) 提到:
基本赞同，再加一点，来自VDD/VSS的噪声也非常关键，尤其rfpll中。对VCO NOISE的优化，应该是在最关心的频率范围内，要使提供尽可能小的偏置电流时的输出电压恰好到达最大幅值。
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: pfd的工作频率越高，则它对输出的phase noise的贡献越小(20logN)，假定输出不变
: 前面已经说过，从公式来看，pfd+loop和divider为in band noise的贡献，但是选择较高的ref可以将它们的影响降低，同样vco的pn也可以依据优化带宽，但是它受Q的影响太大，而片上电感的Q很可能测得时候发现掉了不少，所以最后你会发现pfd，cp，divider对in band noise的贡献很小，反而是ref和vco这种高Q的电路对in band noise的贡献最大...所以还是应该按toctory说的，关按照书本上是不行的，还是得结合实际电路和指标来做
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seaskyyuhan (海天一色) 于 (Sun May 25 21:42:24 2008) 提到:
同不懂，pfd数字电路也有psrr这么一说？
【 在 buckaroo (置之度外) 的大作中提到: 】
: “标准CMOS的PFD，其噪声一般可忽略”
: “但其PSRR的影响比CP的PSRR影响大” 这句话没看懂，仅仅是因为CP有个电流源？
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athoma (屁唉起地...) 于 (Mon May 26 10:26:55 2008) 提到:
我怎么记得是20logN?
【 在 windtauear (天地不仁，以万物为刍狗) 的大作中提到: 】
: 嗯是我记错了，确实是10logN
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easyads (hehe) 于 (Mon May 26 12:51:08 2008) 提到:
恩。那么我问一些如何仿真PFD的jitter呢？
是不是做pss+pnoise 分析， noise source 选择的是jitter?
另外我看到pnose 分析里面， noise source 有一个是time domain（strobed noise）
，下面有两个参数noise skip count和number of points，或者add specific Points？
最后设置的几个参数是什么意思呀？
另外noise source 选择jitter 和time domain都可以仿真jitter， 这两个有什么区别
呀？
【 在 faithful (可以) 的大作中提到: 】
: Lpfd=(2*pi*rmsjitter)^2*Fpfd*N^2
: PFD 工作频率越高 本身的等效 phase noise 是越大的, 只是在fix output frequency 的情况下，N成比例减小， 所以close loop 时 attenuate N^2 最终attenuate N
: PFD的phase noise 可以通过公式由rmsjitter 得到。
: ...................
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Bibgre (侧翼偏锋) 于 (Mon May 26 14:35:01 2008) 提到:
同问
noise和jitter要如何仿真呢？
【 在 easyads (hehe) 的大作中提到: 】
: 恩。那么我问一些如何仿真PFD的jitter呢？
: 是不是做pss+pnoise 分析， noise source 选择的是jitter?
: 另外我看到pnose 分析里面， noise source 有一个是time domain（strobed noise）
: ...................
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chip (加油！中国！) 于 (Thu May 29 16:03:00 2008) 提到:
有人给解释一下吗？这个我也一直不是很清楚，包括查designers-guide.org也没有比较清晰的解释
【 在 easyads (hehe) 的大作中提到: 】
: : :
:
: 恩。那么我问一些如何仿真PFD的jitter呢？
:
: 是不是做pss+pnoise 分析， noise source 选择的是jitter?
:
: 另外我看到pnose 分析里面， noise source 有一个是time domain（strobed noise）
: ，下面有两个参数noise skip count和number of points，或者add specific Points？
: 最后设置的几个参数是什么意思呀？
:
: 另外noise source 选择jitter 和time domain都可以仿真jitter， 这两个有什么区别
: 呀？
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:
: 【 在 faithful (可以) 的大作中提到: 】
: : Lpfd=(2*pi*rmsjitter)^2*Fpfd*N^2
: : PFD 工作频率越高 本身的等效 phase noise 是越大的, 只是在fix output frequency 的情况下，N成比例减小， 所以close loop 时 attenuate N^2 最终attenuate N
: : PFD的phase noise 可以通过公式由rmsjitter 得到。
: : ...................
:
: --
:
: ※ 来源:·水木社区 newsmth.net·[FROM: 58.37.140]
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walkingsun (在夜色的掩护下。。。) 于 (Thu May 29 16:22:25 2008) 提到:
jitter不清楚
但是有阈值的电路应该可以用timedomain的noisetype
pss完了，找到2个edge的时间，比如1us和2us
在noise skip count 填一个很大的数，大于pss周期内采样点数，比如1000
勾上add specific point， 填 1u 2u
然后就知道这两个时间点的噪声电压
除以edge rate 乘以 信号角频率
就行了，注意分清楚是功率还是幅度
这个designer guide上有
【 在 chip (加油！中国！) 的大作中提到: 】
: 有人给解释一下吗？这个我也一直不是很清楚，包括查designers-guide.org也没有比较清晰的解释
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chip (加油！中国！) 于 (Thu May 29 16:50:30 2008) 提到:
thanks,designers-guide是论坛里面吗？
【 在 walkingsun (在夜色的掩护下。。。) 的大作中提到: 】
: jitter不清楚
: 但是有阈值的电路应该可以用timedomain的noisetype
: pss完了，找到2个edge的时间，比如1us和2us
: ...................
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walkingsun (在夜色的掩护下。。。) 于 (Thu May 29 18:33:51 2008) 提到:
啊
A introduction to cyclostationary noise
和
predicting the phase noise and jitter of PLl-based frequency synthysizers
公式在后面那篇，(35)
【 在 chip (加油！中国！) 的大作中提到: 】
: thanks,designers-guide是论坛里面吗？