两个模块访问同一个RAM怎么做？
时间：12-11
整理：3721RD
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用verilog，谢谢！
仲裁已经有了，但是不知道语法上怎么写，在一个模块里例化了，在另外一个能用么？
仲裁和RAM都放在外面啊，只有一个bus，例化一次就行了