做模块例化有什么好用的工具吗

vi下和emac下都有类似的，都得靠自己后面精装修code，不过总比手快点，coding style规范的话还是挺好的

不清楚的地方找人问呗, 招来干活的又不是坐着当佛的

公司有没有自己开发的一套flow？
没有的话就emacs的吧。
这一套script，把各种case考虑全并写出来，能够通用，还是很不容易的。

自己写了一个tcl脚本
不过只能例化module，不能自动连线

问一下各位用Emacs的时候，用Alt+字母键进行操作的时候，习惯吗？ 方便吗？

该连一起的信号取名符合特定规律
然后用perl或者tcl按此规律for处理就行了

嗯，前提是良好的代码规则，这样模块集成自动化的确很有效率

业界最新的技术应当是使用VTC，相比传统的脚本或任何工具都有大幅度的性能提升，连一个顶层的时间通常在几分钟。
支持全双向混合Verilog和VHDL，实时侦错，可配置规则，全动态更新等功能，界面友好，容易上手。
下载位置http://www.veriloghdl.org/