ADC测试时输出数据后级缓冲芯片推荐
一级数字缓冲单元，不知版上的兄弟有无好的数字缓冲器或者电平转换器推荐。基本要求
是：单端3.3V CMOS逻辑电平，支持300MSPS、14bit位宽的数据。
谢谢啦。
用ATE测试，不需要缓冲器。
3.3V, 300M, CMOS ?
你的PAD仿过吗？得多大面积啊。。。
商用这个速度的ADC一般都要LVDS输出
就算是14bit并行，3.3v 300Mbps 能用cmos逻辑io输出来吗?
特意选取的高速的IO，>300MHz，不过ADC输出数据做了1/2~1/128 down sample模块
，以防止高速采样下IO推不出这么高速的数据来，无法获取测试数据。
实际上为了获取ADC的输出数据，测试芯片上内置集成了足够大的SRAM缓存数据，然后用
慢速串口送到PC上，另外用降频二次采样的方式对ADC数据进行降频后，通过IO并口送出
来，只是还是想尝试下全高速输出模式下输出能力~
全高速输出可以接FPGA或高速逻辑分析仪，最好接ATE。
我这里有Agilent 93000，虽然比较老一些，不过数字采样可以到333Msps，
模拟源500Msps，12bit，可以用16倍波形平均达到测试要求。
当然也可以采用外接模拟源。
NB! 300MSPS、14bit!!
300M直接接逻辑分析仪应该也差不多，不过PCB的layout一定要小心匹配，不然出来的skew可能会使得数据不同步了。
哈哈，没有没有，之所以是需要14位宽的buffer是因为12bit data + CLKOUT +
CH_FLAG这几个信号需要同时送出来，即输出数据+数据同步时钟+I/Q通道数据标示。
另外，正如你所说的，PCB走线确实需要仔细优化下，保证良好的信号完整性得。
恩，非常感谢redleaves兄的建议，我们这边ATE速度达不到那么快的速度，所以之前我
们用逻分抓取过200MSPS左右的数据率，不过不知道因为是连线接触的原因还是怎么着，
获取的数据经常不稳定，或者说10次抓取，可能有6次会碰到数据错乱的情况，因为有别
的获取数据的可靠方法，也就没有再去深究和分析这个现象了。