verilog里面always块中的阻塞赋值的问题
时间：12-12
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内部临时变量就是寄存器d端前面的一坨组合逻辑么，写在always外面单独描述给人一种"更像电路"的感觉
在always里阻塞非阻塞混用的写法有种"用写c的思路写verilog"的感觉，有点怪啊
内部临时变量就是寄存器d端前面的一坨组合逻辑么，写在always外面单独描述给人一种"更像电路"的感觉
在always里阻塞非阻塞混用的写法有种"用写c的思路写verilog"的感觉，有点怪啊