关于sigma delta ADC 量化器后输出信号的位宽需要调整吗？ (转
时间：12-12
整理：3721RD
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对于连续时间的1阶sigma delta adc(用外部电容做积分器实现sigma模块)，量化后的1bit数据，输入到滤波器之前需要调整位宽吗？ 比如最终输出10 bit位宽，即在量化后将其位宽调整为10bit? 还是考虑到一般第一级为cic滤波的话，会产生位宽增长，直接在cic的输出端进行截取？
另外，如果调整位宽后，比如调整成2 bit, 原来的1/0数据是否需要转换成1/-1， 我用matlab仿真是需要的，否则最终的输出将有一个offset, 这里想确认一下。
第三个问题，用simulink仿真看结果还可以接受，但是在fpga上实现时却发现该sigma delta adc对于输入信号的范围要求太严，在这个具体例子里面，只在0~0.3V有输出跟随，超过0.3V就没有反映了，仿真时没有发现此种现象，不知道是否有人有遇到这种问题。具体的参数为，外部RC, R = 10K, C = 0.0056uF, input 为lvds, vdd = 3.0V, adc input range from 0 to 3.0 V.
以上，问题较多，先谢过大家了！
另外，如果调整位宽后，比如调整成2 bit, 原来的1/0数据是否需要转换成1/-1， 我用matlab仿真是需要的，否则最终的输出将有一个offset, 这里想确认一下。
第三个问题，用simulink仿真看结果还可以接受，但是在fpga上实现时却发现该sigma delta adc对于输入信号的范围要求太严，在这个具体例子里面，只在0~0.3V有输出跟随，超过0.3V就没有反映了，仿真时没有发现此种现象，不知道是否有人有遇到这种问题。具体的参数为，外部RC, R = 10K, C = 0.0056uF, input 为lvds, vdd = 3.0V, adc input range from 0 to 3.0 V.
以上，问题较多，先谢过大家了！
当然需要调整，你后面CIC是多少bit的，就要映射到那个bit的数据上