怎样调整方波的占空比
时间：12-11
整理：3721RD
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bitcat (比特猫) 于 (Tue Oct 9 16:10:12 2007) 提到:
本来10％，要调到50％，有没有简单一点的电路，或是文章
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largezhang (大头) 于 (Tue Oct 9 16:13:07 2007) 提到:
pll
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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seaskyyuhan (海天一色) 于 (Tue Oct 9 17:03:19 2007) 提到:
比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
【 在 largezhang (大头) 的大作中提到: 】
: pll
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jiangfire (顶天立地) 于 (Tue Oct 9 17:39:10 2007) 提到:
想不出来到底是怎么连接？
求详解？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
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manbuzhe (manbuzhe) 于 (Tue Oct 9 23:51:47 2007) 提到:
倍频再分频？
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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hcm (磨刀石) 于 (Wed Oct 10 10:45:24 2007) 提到:
DLL
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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jiangfire (顶天立地) 于 (Wed Oct 10 10:56:25 2007) 提到:
想了想，还是倍频再分频比较靠谱
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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manbuzhe (manbuzhe) 于 (Wed Oct 10 12:58:37 2007) 提到:
如果信号频率不能改变的话 还得PLL才能倍频
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 想了想，还是倍频再分频比较靠谱
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seaskyyuhan (海天一色) 于 (Wed Oct 10 14:19:36 2007) 提到:
其实就是这种方法最简单了。东西少，功率小，JITTER也小。
随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
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chip (一夜秋寒知冷暖) 于 (Wed Oct 10 17:25:41 2007) 提到:
我也觉得是这个最好，而且第一反应就是这么做，呵呵
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 其实就是这种方法最简单了。东西少，功率小，JITTER也小。
: 随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
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manbuzhe (manbuzhe) 于 (Wed Oct 10 22:44:51 2007) 提到:
那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
这样的？
___________ ___________ ___________ ___________ ___________
| 信号 |___| |___| |___| |___|
_______________ _______________ __________
| 第一个DFF |_______________| |________________|
________________ _______________
________| 第二个DFF |_______________| |______________
异或后： ________ _______ ______
| |_______| |________| |______
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
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PrimeTime (static timing analysis) 于 (Wed Oct 10 22:56:26 2007) 提到:
【 在 manbuzhe (manbuzhe) 的大作中提到: 】
: 那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
re
我也没明白这个做法怎么工作的。。。
: 这样的？
: ___________ ___________ ___________ ___________ ___________
: ...................
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bitcat (比特猫) 于 (Thu Oct 11 00:24:42 2007) 提到:
能贴上来么？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 其实就是这种方法最简单了。东西少，功率小，JITTER也小。
: 随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
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diva (爱diva) 于 (Thu Oct 11 00:31:18 2007) 提到:
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 其实就是这种方法最简单了。东西少，功率小，JITTER也小。
: 随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
附件: 12_GHz0_25_mCMOS1_2动态分频器.pdf (185 KB) 链接:
http://att.newsmth.net/att.php?p.264.110530.510.pdf
全文链接：http://www.newsmth.net/bbscon.php?bid=264&id=110530
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bitcat (比特猫) 于 (Thu Oct 11 00:40:06 2007) 提到:
收到了，谢谢啊
【 在 diva (爱diva) 的大作中提到: 】
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sheepfile (飞草的生活.找回曾经的纯真) 于 (Thu Oct 11 08:46:32 2007) 提到:
而且这个好像与时钟也有关系吧？
【 在 manbuzhe (manbuzhe) 的大作中提到: 】
: 那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
: 这样的？
: ___________ ___________ ___________ ___________ ___________
: ...................
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largezhang (大头) 于 (Thu Oct 11 09:29:06 2007) 提到:
这个ms要求原始的clk dutycycle是50%啊?
【 在 diva (爱diva) 的大作中提到: 】
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seaskyyuhan (海天一色) 于 (Thu Oct 11 10:23:01 2007) 提到:
不需要，DFF本身是边沿触发的，理论输出占空比就是50%不管输入比是多少，你要是用latch级联那就不行了。最好使用动态DFF，而不是静态的。
【 在 largezhang (大头) 的大作中提到: 】
: 这个ms要求原始的clk dutycycle是50%啊?
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jiangfire (顶天立地) 于 (Thu Oct 11 10:36:24 2007) 提到:
看了那个paper，不过还是不明白I Q如何异或
不是很明白你的方法，要不受累個圖來看看？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 不需要，DFF本身是边沿触发的，理论输出占空比就是50%不管输入比是多少，你要是用latch级联那就不行了。最好使用动态DFF，而不是静态的。
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seaskyyuhan (海天一色) 于 (Thu Oct 11 11:16:27 2007) 提到:
我错了。。。
哭泣。。。
【 在 manbuzhe (manbuzhe) 的大作中提到: 】
: 那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
: 这样的？
: ___________ ___________ ___________ ___________ ___________
: ...................
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largezhang (大头) 于 (Thu Oct 11 11:51:05 2007) 提到:
此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 不需要，DFF本身是边沿触发的，理论输出占空比就是50%不管输入比是多少，你要是用latch级联那就不行了。最好使用动态DFF，而不是静态的。
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chip (一夜秋寒知冷暖) 于 (Thu Oct 11 12:38:22 2007) 提到:
嗯，是，好像没有非常简单的方法。可以看看这两篇paper，一般用的开环结构大概就是这么个思路。这不过这种开环的电路一般都是处理输入占空比偏差在20%以内的信号，主要用在DRAM里面。
像楼主说的那种输入占空比只有10%的可能还是只能用DLL，PLL之类的电路
【 在 largezhang (大头) 的大作中提到: 】
: 此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
附件: All-Digital_Fast-Locked_Synchronous_DCC.pdf (993 KB) 链接:
http://att.newsmth.net/att.php?p.264.110541.603.pdf
附件: Open-loop_full-digital_duty_cycle_correction_circuit.pdf (860 KB) 链接:
http://att.newsmth.net/att.php?p.264.110541.1017696.pdf
全文链接：http://www.newsmth.net/bbscon.php?bid=264&id=110541
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walkingsun (为十七大献礼) 于 (Thu Oct 11 19:04:10 2007) 提到:
jitter会变差的
没有很好的办法
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 嗯，是，好像没有非常简单的方法。可以看看这两篇paper，一般用的开环结构大概就是这么个思路。这不过这种开环的电路一般都是处理输入占空比偏差在20%以内的信号，主要用在DRAM里面。
: 像楼主说的那种输入占空比只有10%的可能还是只能用DLL，PLL之类的电路
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bitcat (比特猫) 于 (Thu Oct 11 19:44:49 2007) 提到:
好象是哦
【 在 largezhang (大头) 的大作中提到: 】
: 此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
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ads (ads) 于 (Fri Oct 12 09:06:14 2007) 提到:
上面贴出的paper里面不还是用的latch吗
【 在 largezhang (大头) 的大作中提到: 】
: 此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
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bitcat (比特猫) 于 (Sat Oct 13 22:18:14 2007) 提到:
本来就是个PLL，输出的duty cycle不够。想调调
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 嗯，是，好像没有非常简单的方法。可以看看这两篇paper，一般用的开环结构大概就是这么个思路。这不过这种开环的电路一般都是处理输入占空比偏差在20%以内的信号，主要用在DRAM里面。
: 像楼主说的那种输入占空比只有10%的可能还是只能用DLL，PLL之类的电路
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hcm (磨刀石) 于 (Sun Oct 14 03:13:47 2007) 提到:
输出居然不是50%，设计的vco有大问题啊
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来就是个PLL，输出的duty cycle不够。想调调
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athoma (激情2007) 于 (Sun Oct 14 13:40:17 2007) 提到:
可能是buffer那里没弄好，VCO应该不会输出不是50%
【 在 hcm (磨刀石) 的大作中提到: 】
: 输出居然不是50%，设计的vco有大问题啊
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seaskyyuhan (海天一色) 于 (Mon Oct 15 10:03:13 2007) 提到:
re,
用的是PLL芯片还是搭的?
【 在 athoma (激情2007) 的大作中提到: 】
: 可能是buffer那里没弄好，VCO应该不会输出不是50%
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largezhang (大头) 于 (Mon Oct 15 10:07:04 2007) 提到:
估计是分频后的结果，是奇数分频想搞成dutycycle50%吧？
【 在 athoma (激情2007) 的大作中提到: 】
: 可能是buffer那里没弄好，VCO应该不会输出不是50%
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bitcat (比特猫) 于 (Tue Oct 23 15:02:23 2007) 提到:
为什么啊，我的VCO在不同的频率下占空比有所差别。
【 在 hcm (磨刀石) 的大作中提到: 】
: 输出居然不是50%，设计的vco有大问题啊
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concertoI (河马) 于 (Tue Oct 23 15:05:01 2007) 提到:
呵呵 正常
VCO没法保证duty cycle在50%的，应该会有+-2%的差别
【 在 bitcat (比特猫) 的大作中提到: 】
: 为什么啊，我的VCO在不同的频率下占空比有所差别。
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seaskyyuhan (海天一色) 于 (Tue Oct 23 15:13:08 2007) 提到:
但像他那样10%也太夸张了。
【 在 concertoI (河马) 的大作中提到: 】
: 呵呵 正常
: VCO没法保证duty cycle在50%的，应该会有+-2%的差别
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bitcat (比特猫) 于 (Tue Oct 23 15:14:17 2007) 提到:
我差了10％
【 在 concertoI (河马) 的大作中提到: 】
: 呵呵 正常
: VCO没法保证duty cycle在50%的，应该会有+-2%的差别
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seaskyyuhan (海天一色) 于 (Tue Oct 23 15:16:15 2007) 提到:
试试用反向器作vco buffer，调整P，N的W/L往回调
【 在 bitcat (比特猫) 的大作中提到: 】
: 我差了10％
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bitcat (比特猫) 于 (Tue Oct 23 15:21:04 2007) 提到:
为什么啊，CMOS ring的都能在2％麽？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 但像他那样10%也太夸张了。
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chip (一夜秋寒知冷暖) 于 (Tue Oct 23 15:32:32 2007) 提到:
不处理肯定不可能啊，65nm下可能偏差10%以上
【 在 bitcat (比特猫) 的大作中提到: 】
: 为什么啊，CMOS ring的都能在2％麽？
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bitcat (比特猫) 于 (Tue Oct 23 15:44:38 2007) 提到:
那为什么他们都能搞到2％，似乎也是直接出来的。
跟65nm有关系麽？：（
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 不处理肯定不可能啊，65nm下可能偏差10%以上
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chip (一夜秋寒知冷暖) 于 (Tue Oct 23 16:02:13 2007) 提到:
65nm的工艺偏差大，还有就是vth/vdd相对小，工艺偏差的效果更明显
【 在 bitcat (比特猫) 的大作中提到: 】
: 那为什么他们都能搞到2％，似乎也是直接出来的。
: 跟65nm有关系麽？：（
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bitcat (比特猫) 于 (Tue Oct 23 16:09:17 2007) 提到:
原来是这样啊
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 65nm的工艺偏差大，还有就是vth/vdd相对小，工艺偏差的效果更明显
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hcm (磨刀石) 于 (Wed Oct 24 09:55:51 2007) 提到:
有文章介绍，占空比调整，就是改变有效p/n管的驱动能力
不过需要双环，搞不好会不稳定。
直接用cmos ring 不能保证在2%的。
具体文章名字不记得了，好像是韩国人写的文章。
【 在 bitcat (比特猫) 的大作中提到: 】
: 为什么啊，CMOS ring的都能在2％麽？
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concertoI (河马) 于 (Wed Oct 24 11:41:06 2007) 提到:
2%也只是关心频率范围内（也就是f-v曲线上的某一段）
对于特别差的情况，比如f-v曲线两端，10%也是有可能的
就看你怎么处理ring osc出来时候的信号
不仅仅从duty-cycle方面考虑，其它各个方面综合考虑，也不应该用整个f-v曲线
【 在 bitcat (比特猫) 的大作中提到: 】
: 那为什么他们都能搞到2％，似乎也是直接出来的。
: 跟65nm有关系麽？：（
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hcm (磨刀石) 于 (Thu Oct 25 03:42:14 2007) 提到:
check this paper:
J Lee and B Kim," A low noise fast locking phase locked loop with adaptive bandwidth control,"JSSC vol.35,no 8, pp 1137-1145 Aug 2000
【 在 concertoI (河马) 的大作中提到: 】
: 2%也只是关心频率范围内（也就是f-v曲线上的某一段）
: 对于特别差的情况，比如f-v曲线两端，10%也是有可能的
: 就看你怎么处理ring osc出来时候的信号
: ...................
附件: 04362117.pdf (2134 KB) 链接:
http://att.newsmth.net/att.php?p.264.111022.565.pdf
全文链接：http://www.newsmth.net/bbscon.php?bid=264&id=111022
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concertoI (河马) 于 (Thu Oct 25 09:47:49 2007) 提到:
en.谢谢推荐
这篇文章也是利用了duty cycle correction techniques，所以对于要实现perfect 50% duty cycle的clock，通常采用两个方法：
1)double clock，然后divider-by-2，这是最简单有效的方法
2)利用各种不同的duty cycle correction techniques，这种方法效果如何就看具体电路以及layout了，本文提到的方法也只是simulation的结果，所以真正效果如何，我保留意见。
其实我的本意是如果ring-osc based vco不采用任何特殊技术，如果你只看f-v曲线中间一段,1-2%的duty cycle变化也是可以理解的；如果你看整个f-v曲线，10%的duty cycle变化都是可能的。当然这些数据都是基于simulation,还是和process model,vco buffer等相关。
【 在 hcm (磨刀石) 的大作中提到: 】
: check this paper:
: J Lee and B Kim," A low noise fast locking phase locked loop with adaptive bandwidth control,"JSSC vol.35,no 8, pp 1137-1145 Aug 2000
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toctory (子欲养而亲不待) 于 (Sat Oct 27 00:19:05 2007) 提到:
自己产生频率的话，生成倍频再分频应该是一劳永逸的解决之道。
时钟矫正的话，如果对jitter要求高，那么dll到倍频再分频应该是比较好的方式。
如果对jitter(决定duty cycle的那个沿的jitter)要求不高，可以用一些小技巧，做一个环路纠正一下，貌似以前有人也做过，忘记哪里有了，不过自己做一个也应该不难。
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
※ FROM: 58.37.154]
bitcat (比特猫) 于 (Tue Oct 9 16:10:12 2007) 提到:
本来10％，要调到50％，有没有简单一点的电路，或是文章
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largezhang (大头) 于 (Tue Oct 9 16:13:07 2007) 提到:
pll
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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seaskyyuhan (海天一色) 于 (Tue Oct 9 17:03:19 2007) 提到:
比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
【 在 largezhang (大头) 的大作中提到: 】
: pll
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jiangfire (顶天立地) 于 (Tue Oct 9 17:39:10 2007) 提到:
想不出来到底是怎么连接？
求详解？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
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manbuzhe (manbuzhe) 于 (Tue Oct 9 23:51:47 2007) 提到:
倍频再分频？
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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hcm (磨刀石) 于 (Wed Oct 10 10:45:24 2007) 提到:
DLL
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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jiangfire (顶天立地) 于 (Wed Oct 10 10:56:25 2007) 提到:
想了想，还是倍频再分频比较靠谱
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
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manbuzhe (manbuzhe) 于 (Wed Oct 10 12:58:37 2007) 提到:
如果信号频率不能改变的话 还得PLL才能倍频
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 想了想，还是倍频再分频比较靠谱
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seaskyyuhan (海天一色) 于 (Wed Oct 10 14:19:36 2007) 提到:
其实就是这种方法最简单了。东西少，功率小，JITTER也小。
随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
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chip (一夜秋寒知冷暖) 于 (Wed Oct 10 17:25:41 2007) 提到:
我也觉得是这个最好，而且第一反应就是这么做，呵呵
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 其实就是这种方法最简单了。东西少，功率小，JITTER也小。
: 随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
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manbuzhe (manbuzhe) 于 (Wed Oct 10 22:44:51 2007) 提到:
那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
这样的？
___________ ___________ ___________ ___________ ___________
| 信号 |___| |___| |___| |___|
_______________ _______________ __________
| 第一个DFF |_______________| |________________|
________________ _______________
________| 第二个DFF |_______________| |______________
异或后： ________ _______ ______
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【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 比较麻烦。不如用两个DFF级联形成互相正交的2分频输出，再将它们异或。
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PrimeTime (static timing analysis) 于 (Wed Oct 10 22:56:26 2007) 提到:
【 在 manbuzhe (manbuzhe) 的大作中提到: 】
: 那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
re
我也没明白这个做法怎么工作的。。。
: 这样的？
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bitcat (比特猫) 于 (Thu Oct 11 00:24:42 2007) 提到:
能贴上来么？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 其实就是这种方法最简单了。东西少，功率小，JITTER也小。
: 随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
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diva (爱diva) 于 (Thu Oct 11 00:31:18 2007) 提到:
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 其实就是这种方法最简单了。东西少，功率小，JITTER也小。
: 随便找篇那种可以产生IQ2分频的分频器的论文（比如《12-GHz 0.25μm CMOS 1:2动态分频器》），就有相应电路，然后将I和Q路异或就可得到了。
附件: 12_GHz0_25_mCMOS1_2动态分频器.pdf (185 KB) 链接:
http://att.newsmth.net/att.php?p.264.110530.510.pdf
全文链接：http://www.newsmth.net/bbscon.php?bid=264&id=110530
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bitcat (比特猫) 于 (Thu Oct 11 00:40:06 2007) 提到:
收到了，谢谢啊
【 在 diva (爱diva) 的大作中提到: 】
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sheepfile (飞草的生活.找回曾经的纯真) 于 (Thu Oct 11 08:46:32 2007) 提到:
而且这个好像与时钟也有关系吧？
【 在 manbuzhe (manbuzhe) 的大作中提到: 】
: 那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
: 这样的？
: ___________ ___________ ___________ ___________ ___________
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largezhang (大头) 于 (Thu Oct 11 09:29:06 2007) 提到:
这个ms要求原始的clk dutycycle是50%啊?
【 在 diva (爱diva) 的大作中提到: 】
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seaskyyuhan (海天一色) 于 (Thu Oct 11 10:23:01 2007) 提到:
不需要，DFF本身是边沿触发的，理论输出占空比就是50%不管输入比是多少，你要是用latch级联那就不行了。最好使用动态DFF，而不是静态的。
【 在 largezhang (大头) 的大作中提到: 】
: 这个ms要求原始的clk dutycycle是50%啊?
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jiangfire (顶天立地) 于 (Thu Oct 11 10:36:24 2007) 提到:
看了那个paper，不过还是不明白I Q如何异或
不是很明白你的方法，要不受累個圖來看看？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 不需要，DFF本身是边沿触发的，理论输出占空比就是50%不管输入比是多少，你要是用latch级联那就不行了。最好使用动态DFF，而不是静态的。
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seaskyyuhan (海天一色) 于 (Thu Oct 11 11:16:27 2007) 提到:
我错了。。。
哭泣。。。
【 在 manbuzhe (manbuzhe) 的大作中提到: 】
: 那要调节信号到DFF之间的延时吧，不然异或后占空比还是原来的。
: 这样的？
: ___________ ___________ ___________ ___________ ___________
: ...................
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largezhang (大头) 于 (Thu Oct 11 11:51:05 2007) 提到:
此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 不需要，DFF本身是边沿触发的，理论输出占空比就是50%不管输入比是多少，你要是用latch级联那就不行了。最好使用动态DFF，而不是静态的。
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chip (一夜秋寒知冷暖) 于 (Thu Oct 11 12:38:22 2007) 提到:
嗯，是，好像没有非常简单的方法。可以看看这两篇paper，一般用的开环结构大概就是这么个思路。这不过这种开环的电路一般都是处理输入占空比偏差在20%以内的信号，主要用在DRAM里面。
像楼主说的那种输入占空比只有10%的可能还是只能用DLL，PLL之类的电路
【 在 largezhang (大头) 的大作中提到: 】
: 此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
附件: All-Digital_Fast-Locked_Synchronous_DCC.pdf (993 KB) 链接:
http://att.newsmth.net/att.php?p.264.110541.603.pdf
附件: Open-loop_full-digital_duty_cycle_correction_circuit.pdf (860 KB) 链接:
http://att.newsmth.net/att.php?p.264.110541.1017696.pdf
全文链接：http://www.newsmth.net/bbscon.php?bid=264&id=110541
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walkingsun (为十七大献礼) 于 (Thu Oct 11 19:04:10 2007) 提到:
jitter会变差的
没有很好的办法
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 嗯，是，好像没有非常简单的方法。可以看看这两篇paper，一般用的开环结构大概就是这么个思路。这不过这种开环的电路一般都是处理输入占空比偏差在20%以内的信号，主要用在DRAM里面。
: 像楼主说的那种输入占空比只有10%的可能还是只能用DLL，PLL之类的电路
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bitcat (比特猫) 于 (Thu Oct 11 19:44:49 2007) 提到:
好象是哦
【 在 largezhang (大头) 的大作中提到: 】
: 此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
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ads (ads) 于 (Fri Oct 12 09:06:14 2007) 提到:
上面贴出的paper里面不还是用的latch吗
【 在 largezhang (大头) 的大作中提到: 】
: 此paper用到了时钟下降沿出发第二个dff，如果初始的占空比不是50%，得到的也不是
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bitcat (比特猫) 于 (Sat Oct 13 22:18:14 2007) 提到:
本来就是个PLL，输出的duty cycle不够。想调调
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 嗯，是，好像没有非常简单的方法。可以看看这两篇paper，一般用的开环结构大概就是这么个思路。这不过这种开环的电路一般都是处理输入占空比偏差在20%以内的信号，主要用在DRAM里面。
: 像楼主说的那种输入占空比只有10%的可能还是只能用DLL，PLL之类的电路
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hcm (磨刀石) 于 (Sun Oct 14 03:13:47 2007) 提到:
输出居然不是50%，设计的vco有大问题啊
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来就是个PLL，输出的duty cycle不够。想调调
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athoma (激情2007) 于 (Sun Oct 14 13:40:17 2007) 提到:
可能是buffer那里没弄好，VCO应该不会输出不是50%
【 在 hcm (磨刀石) 的大作中提到: 】
: 输出居然不是50%，设计的vco有大问题啊
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seaskyyuhan (海天一色) 于 (Mon Oct 15 10:03:13 2007) 提到:
re,
用的是PLL芯片还是搭的?
【 在 athoma (激情2007) 的大作中提到: 】
: 可能是buffer那里没弄好，VCO应该不会输出不是50%
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largezhang (大头) 于 (Mon Oct 15 10:07:04 2007) 提到:
估计是分频后的结果，是奇数分频想搞成dutycycle50%吧？
【 在 athoma (激情2007) 的大作中提到: 】
: 可能是buffer那里没弄好，VCO应该不会输出不是50%
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bitcat (比特猫) 于 (Tue Oct 23 15:02:23 2007) 提到:
为什么啊，我的VCO在不同的频率下占空比有所差别。
【 在 hcm (磨刀石) 的大作中提到: 】
: 输出居然不是50%，设计的vco有大问题啊
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concertoI (河马) 于 (Tue Oct 23 15:05:01 2007) 提到:
呵呵 正常
VCO没法保证duty cycle在50%的，应该会有+-2%的差别
【 在 bitcat (比特猫) 的大作中提到: 】
: 为什么啊，我的VCO在不同的频率下占空比有所差别。
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seaskyyuhan (海天一色) 于 (Tue Oct 23 15:13:08 2007) 提到:
但像他那样10%也太夸张了。
【 在 concertoI (河马) 的大作中提到: 】
: 呵呵 正常
: VCO没法保证duty cycle在50%的，应该会有+-2%的差别
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bitcat (比特猫) 于 (Tue Oct 23 15:14:17 2007) 提到:
我差了10％
【 在 concertoI (河马) 的大作中提到: 】
: 呵呵 正常
: VCO没法保证duty cycle在50%的，应该会有+-2%的差别
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seaskyyuhan (海天一色) 于 (Tue Oct 23 15:16:15 2007) 提到:
试试用反向器作vco buffer，调整P，N的W/L往回调
【 在 bitcat (比特猫) 的大作中提到: 】
: 我差了10％
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bitcat (比特猫) 于 (Tue Oct 23 15:21:04 2007) 提到:
为什么啊，CMOS ring的都能在2％麽？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: 但像他那样10%也太夸张了。
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chip (一夜秋寒知冷暖) 于 (Tue Oct 23 15:32:32 2007) 提到:
不处理肯定不可能啊，65nm下可能偏差10%以上
【 在 bitcat (比特猫) 的大作中提到: 】
: 为什么啊，CMOS ring的都能在2％麽？
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bitcat (比特猫) 于 (Tue Oct 23 15:44:38 2007) 提到:
那为什么他们都能搞到2％，似乎也是直接出来的。
跟65nm有关系麽？：（
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 不处理肯定不可能啊，65nm下可能偏差10%以上
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chip (一夜秋寒知冷暖) 于 (Tue Oct 23 16:02:13 2007) 提到:
65nm的工艺偏差大，还有就是vth/vdd相对小，工艺偏差的效果更明显
【 在 bitcat (比特猫) 的大作中提到: 】
: 那为什么他们都能搞到2％，似乎也是直接出来的。
: 跟65nm有关系麽？：（
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bitcat (比特猫) 于 (Tue Oct 23 16:09:17 2007) 提到:
原来是这样啊
【 在 chip (一夜秋寒知冷暖) 的大作中提到: 】
: 65nm的工艺偏差大，还有就是vth/vdd相对小，工艺偏差的效果更明显
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hcm (磨刀石) 于 (Wed Oct 24 09:55:51 2007) 提到:
有文章介绍，占空比调整，就是改变有效p/n管的驱动能力
不过需要双环，搞不好会不稳定。
直接用cmos ring 不能保证在2%的。
具体文章名字不记得了，好像是韩国人写的文章。
【 在 bitcat (比特猫) 的大作中提到: 】
: 为什么啊，CMOS ring的都能在2％麽？
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concertoI (河马) 于 (Wed Oct 24 11:41:06 2007) 提到:
2%也只是关心频率范围内（也就是f-v曲线上的某一段）
对于特别差的情况，比如f-v曲线两端，10%也是有可能的
就看你怎么处理ring osc出来时候的信号
不仅仅从duty-cycle方面考虑，其它各个方面综合考虑，也不应该用整个f-v曲线
【 在 bitcat (比特猫) 的大作中提到: 】
: 那为什么他们都能搞到2％，似乎也是直接出来的。
: 跟65nm有关系麽？：（
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hcm (磨刀石) 于 (Thu Oct 25 03:42:14 2007) 提到:
check this paper:
J Lee and B Kim," A low noise fast locking phase locked loop with adaptive bandwidth control,"JSSC vol.35,no 8, pp 1137-1145 Aug 2000
【 在 concertoI (河马) 的大作中提到: 】
: 2%也只是关心频率范围内（也就是f-v曲线上的某一段）
: 对于特别差的情况，比如f-v曲线两端，10%也是有可能的
: 就看你怎么处理ring osc出来时候的信号
: ...................
附件: 04362117.pdf (2134 KB) 链接:
http://att.newsmth.net/att.php?p.264.111022.565.pdf
全文链接：http://www.newsmth.net/bbscon.php?bid=264&id=111022
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concertoI (河马) 于 (Thu Oct 25 09:47:49 2007) 提到:
en.谢谢推荐
这篇文章也是利用了duty cycle correction techniques，所以对于要实现perfect 50% duty cycle的clock，通常采用两个方法：
1)double clock，然后divider-by-2，这是最简单有效的方法
2)利用各种不同的duty cycle correction techniques，这种方法效果如何就看具体电路以及layout了，本文提到的方法也只是simulation的结果，所以真正效果如何，我保留意见。
其实我的本意是如果ring-osc based vco不采用任何特殊技术，如果你只看f-v曲线中间一段,1-2%的duty cycle变化也是可以理解的；如果你看整个f-v曲线，10%的duty cycle变化都是可能的。当然这些数据都是基于simulation,还是和process model,vco buffer等相关。
【 在 hcm (磨刀石) 的大作中提到: 】
: check this paper:
: J Lee and B Kim," A low noise fast locking phase locked loop with adaptive bandwidth control,"JSSC vol.35,no 8, pp 1137-1145 Aug 2000
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toctory (子欲养而亲不待) 于 (Sat Oct 27 00:19:05 2007) 提到:
自己产生频率的话，生成倍频再分频应该是一劳永逸的解决之道。
时钟矫正的话，如果对jitter要求高，那么dll到倍频再分频应该是比较好的方式。
如果对jitter(决定duty cycle的那个沿的jitter)要求不高，可以用一些小技巧，做一个环路纠正一下，貌似以前有人也做过，忘记哪里有了，不过自己做一个也应该不难。
【 在 bitcat (比特猫) 的大作中提到: 】
: 本来10％，要调到50％，有没有简单一点的电路，或是文章
※ FROM: 58.37.154]