请教一个技术问题。clock经过一些数字逻辑后衰减到没了可能是什

外面灌正弦波到芯片内部，经过一个锁相逻辑后，拉出来到示波器上看，发现有时候没有波形，或者有时候正弦波慢慢衰减到0.
请问这可能是什么问题？
IR drop太大吗？

clock驱动能力不够，你反提一个寄生电容出来仿真看看，然后前仿真时带一个电容仿真看看，比较一下。

多谢。这就是要跑一下spice吧？比如用spectre?
因为我们是纯数字电路，一般流程里中注意功能对不对，那在一般的后端流程中如何来保证这种问题不发生呢？

可以做个试验，降频试一下，如果降频后正常的话，就是clktree的loading太大了