regulator电路设计由于偷rule导致的振荡问题

有没有2.5MHz的时钟，或者相近频率的。
有一种可能性是LDO只是相位裕度差了一点，负载电流的频繁变化使得输出类似震荡

开始考虑用PMOS，但是系统spec，在sleep mode 整个芯片功耗要小于1uA，同时稳压输出点要有一定电压维持数据不丢失，当然2-5v输入电压条件下输出电压也不能过高导致1.8v器件损坏。
这样，还要给基准电路分配一定电流，这样，稳压输出轻载时小于0.5uA，重载时平均可达5mA，又不能使用板上电容，片上电容只能取几百p左右，无法像片外电容取得很大可以设成主极点，导致输出极点变化范围很大，通过miller补偿将前级运放输出设为主极点时，很难保证0.5uA轻负载时不发生振荡。
之前用PMOS时，轻载时没这么低，这种系统要求头一次做，没有一次成功的把握。
此系统要求下，假设用PMOS或其他结构，有没有什么好的设计思路？

纹波不是振荡引起的，是loading变化导致的，频率不固定。
节省成本是我和自己能想到的其他方案对比，个人思路有限，
换个设计人员也许有更好的思路，这个大家可以探讨一下。
我现在希望的结果就是
第一，偷rule的管子gate并没有完全失去对channel的控制能力；
第二，不同lot，不同die间偷rule的管子gate控制能力偏差不大，这样环路用同样现有补偿方案都能稳定，批量时不出良率问题

PMOS可以试试，试着把miller电容加大，比如20pF左右，这样输出级在1uA负载应该也可以稳定。另外加入你对高频PSRR不care，可以在负载50pF电容上串个电阻进行补偿。
PMOS亦可以考虑三级运放，中间插入一个左半平面的零点进行补偿，这样1uA负载也可以稳定。
PMOS的坏处就是PSRR没有nmos好
不知道你们公司规模多大？从设计人员角度来讲，与其找出模型的偏差，不如在设计上保证即使输出native nmos model不准也能不震荡，为什么不干脆加个补偿电容呢？恕我水平有限，我实在看不出这个有什么坏处，节省这2三个pF补偿电容有什么好处。

为稳定 用miller把主极点压的过低的一个代价就是环路带宽变小，响应速度变慢，输出端连续几个周期（假设负载电流周期频率为10MHz）的峰值电流，仅靠片上几百pF电容可能就扛不住了，如果只有50pF肯定更抗不住
用零点补偿极点的方法 我只在书本中见过，感觉万一补偿对不准的话很容易出问题，所以实际项目中从来没用过，包括MPW也没试验过，更别说mass product了。
现在公司规模比较小，这个项目直到tapeout前 analog相关部分只有我一人，经历过的公司规模都不大，见识过的优秀设计相对少，更多只能依赖自己，设计水平有限。
如果PMOS三级运放，中间插入一个左半平面的零点进行补偿,1uA负载也可以稳定
此类设计在实际项目中有过验证么？MPW也好，
真的可行的话，后面有时间的时候可以花些精力去做一个，有MPW机会就验证一下。
如果仅限于理论的话，可能就不大想花精力去做了，事情确实太多了……

能卖出去，没退货的就是优秀设计。
感叹一下船小好掉头，good luck

不知道用开环的PMOS+super source follower是否可行，跟闭环很像。