90nm工艺对模拟电路设计来说有何优势？
时间：12-11
整理：3721RD
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cdy (白居不易) 于 (Mon Mar 5 11:54:22 2007) 提到:
看到ISSCC2007 上有很多文章都采用了90nm工艺。
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walkingsun (Fighter) 于 (Mon Mar 5 12:11:07 2007) 提到:
更小的面积，更低的动态功耗，更高的截止频率
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
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zuiaiqh (Inzaghi) 于 (Mon Mar 5 12:26:45 2007) 提到:
我觉得还是数字矫正好做多了，至于90nm对模拟电路的直接影响我还真不敢乱说
【 在 walkingsun (Fighter) 的大作中提到: 】
: 更小的面积，更低的动态功耗，更高的截止频率
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chip (这一生，多么幸运和你一起走) 于 (Mon Mar 5 12:43:16 2007) 提到:
我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
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cdy (白居不易) 于 (Mon Mar 5 14:03:29 2007) 提到:
我觉得也是这样，这着实是增加了模拟电路设计的难度。
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
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walkingsun (Fighter) 于 (Mon Mar 5 17:11:04 2007) 提到:
的确是增加的设计的难度，电源更低了，漏电更大了
【 在 cdy (白居不易) 的大作中提到: 】
: 我觉得也是这样，这着实是增加了模拟电路设计的难度。
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QArk (SapphireSequenceDesign) 于 (Mon Mar 5 17:17:49 2007) 提到:
恩.增加设计复杂度是真的,不过性能还是有些提高的,主要是功耗.我们之前做了个90n的,模拟的AD性能非常好，就是花的时间挺长；反到是数字这边自己做的ｌｉｂｒａｒｙ出了很多问题，主要是电压太低了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
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cater (毛毛虫·辛勤劳作) 于 (Tue Mar 6 09:24:08 2007) 提到:
模拟其实真的是用不着那么短的沟长，沟长短的一个显著缺点就是输出电阻降低，这
一点很多时候是很要命的；因此即使用90nm的工艺，在设计中仍然大量使用比90nm更
长的管子。
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 我觉得还是数字矫正好做多了，至于90nm对模拟电路的直接影响我还真不敢乱说
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AriesAlberta (YXK) 于 (Tue Mar 6 22:52:55 2007) 提到:
对阿,在模拟设计中有几个管子会用到工艺的最小尺寸啊!
而且它的短沟道效应和漏电流真的是很头疼啊!
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
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walkingsun (Fighter) 于 (Wed Mar 7 01:20:04 2007) 提到:
90nm的阈值电压在ff corner下会到30mV左右，那时候低电压的cascode基本上已经over了
此时，folded cascode op能有40dB已经不错了。
【 在 AriesAlberta (YXK) 的大作中提到: 】
: 对阿,在模拟设计中有几个管子会用到工艺的最小尺寸啊!
: 而且它的短沟道效应和漏电流真的是很头疼啊!
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chip (这一生，多么幸运和你一起走) 于 (Wed Mar 7 09:23:58 2007) 提到:
肯定有高Vth的管子给你用的阿...
【 在 walkingsun (Fighter) 的大作中提到: 】
: 90nm的阈值电压在ff corner下会到30mV左右，那时候低电压的cascode基本上已经over了
: 此时，folded cascode op能有40dB已经不错了。
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deljuvetini (zebraxiaozi) 于 (Wed Mar 7 09:47:36 2007) 提到:
业界对90nm analog还是很谨慎
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
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ode (歌~~) 于 (Wed Mar 7 09:52:10 2007) 提到:
谨慎也没有办法
硬着头皮也要上
【 在 deljuvetini (zebraxiaozi) 的大作中提到: 】
: 业界对90nm analog还是很谨慎
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deljuvetini (zebraxiaozi) 于 (Wed Mar 7 10:35:00 2007) 提到:
谨慎的意思，是循序渐进。analog对工艺没digital那么敏感
【 在 ode (歌~~) 的大作中提到: 】
: 谨慎也没有办法
: 硬着头皮也要上
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walkingsun (Fighter) 于 (Wed Mar 7 10:44:34 2007) 提到:
嗯，没其他的办法的话只能多费层mask了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 肯定有高Vth的管子给你用的阿...
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stonepiece (inner desire) 于 (Fri Mar 9 13:26:50 2007) 提到:
pros:
more dsp and calibration capability,
better RF performance
cons:
difficult to design high gain opamp
it's even more true in 65nm
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
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cdy (白居不易) 于 (Fri Mar 9 13:54:41 2007) 提到:
为什么增益做不高？又不一定非要用短沟道的管子？
【 在 stonepiece (inner desire) 的大作中提到: 】
: pros:
: more dsp and calibration capability,
: better RF performance
: ...................
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windtauear (windtauear) 于 (Fri Mar 9 14:17:31 2007) 提到:
我觉得增益做不高主要是电源电压的原因吧
【 在 cdy (白居不易) 的大作中提到: 】
: 为什么增益做不高？又不一定非要用短沟道的管子？
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zuiaiqh (Inzaghi) 于 (Fri Mar 9 16:44:49 2007) 提到:
这倒是，VTH不相应变小的话，很难搭cascode的
【 在 windtauear (windtauear) 的大作中提到: 】
: 我觉得增益做不高主要是电源电压的原因吧
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cater (毛毛虫·辛勤劳作) 于 (Fri Mar 9 17:57:21 2007) 提到:
vth是完全可调的
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 这倒是，VTH不相应变小的话，很难搭cascode的
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zuiaiqh (Inzaghi) 于 (Fri Mar 9 18:39:38 2007) 提到:
没设计过65nm的，vth可以调到0.2V么？
那样的话涉及高增益放大器困难在何处呢？
【 在 cater (毛毛虫·辛勤劳作) 的大作中提到: 】
: vth是完全可调的
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chip (这一生，多么幸运和你一起走) 于 (Fri Mar 9 18:55:45 2007) 提到:
标准的晶体管没有，我现在用的NMOS大概0.35v左右
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 没设计过65nm的，vth可以调到0.2V么？
: 那样的话涉及高增益放大器困难在何处呢？
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stoned (The one) 于 (Fri Mar 9 19:01:07 2007) 提到:
0.13的吧
PMOS的|VTH|我看比NMOS的还低
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 标准的晶体管没有，我现在用的NMOS大概0.35v左右
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chip (这一生，多么幸运和你一起走) 于 (Fri Mar 9 19:02:45 2007) 提到:
0.65um的，不过有low Vth的可以选用
【 在 stoned (The one) 的大作中提到: 】
: 0.13的吧
: PMOS的|VTH|我看比NMOS的还低
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windtauear (windtauear) 于 (Fri Mar 9 20:10:41 2007) 提到:
vdsat限制越来越小吧，要求电路对PVT的抑制越来越苛刻，导致良率不高
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 没设计过65nm的，vth可以调到0.2V么？
: 那样的话涉及高增益放大器困难在何处呢？
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cater (毛毛虫·辛勤劳作) 于 (Sat Mar 10 12:47:49 2007) 提到:
从工艺上来说，Vth调到0V都没有问题。
但是具体调到多少，有些讲究，一般会提供regular Vt, low Vt,
high Vt,native Vt几种选项的管子。
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 没设计过65nm的，vth可以调到0.2V么？
: 那样的话涉及高增益放大器困难在何处呢？
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zuiaiqh (Inzaghi) 于 (Sat Mar 10 13:24:13 2007) 提到:
0Vth的话，设计高增益放大器难度在哪里？
【 在 cater (毛毛虫·辛勤劳作) 的大作中提到: 】
: 从工艺上来说，Vth调到0V都没有问题。
: 但是具体调到多少，有些讲究，一般会提供regular Vt, low Vt,
: high Vt,native Vt几种选项的管子。
: ...................
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cater (毛毛虫·辛勤劳作) 于 (Sun Mar 11 21:42:29 2007) 提到:
rout降低。
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 0Vth的话，设计高增益放大器难度在哪里？
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zuiaiqh (Inzaghi) 于 (Sun Mar 11 22:18:59 2007) 提到:
不可以用W和L都很大的管子么？
【 在 cater (毛毛虫·辛勤劳作) 的大作中提到: 】
: rout降低。
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xuel (Darby) 于 (Mon Mar 12 09:08:32 2007) 提到:
相同的L，rout降的很多
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 不可以用W和L都很大的管子么？
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chip (这一生，多么幸运和你一起走) 于 (Mon Mar 12 21:40:58 2007) 提到:
除了低电压和rout之外，另一个比较麻烦的问题是噪声问题，我现在用的65nm工艺的flicker noise噪声系数比0.18um的高n多个数量级，对于实现低噪声设计是个非常麻烦的事情
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
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walkingsun (快乐工作，激情万岁！) 于 (Mon Mar 12 21:43:47 2007) 提到:
低频的低噪声设计是会比较麻烦
高频的NF应该会好做一些吧
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 除了低电压和rout之外，另一个比较麻烦的问题是噪声问题，我现在用的65nm工艺的flicker noise噪声系数比0.18um的高n多个数量级，对于实现低噪声设计是个非常麻烦的事情
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chip (这一生，多么幸运和你一起走) 于 (Mon Mar 12 21:47:01 2007) 提到:
对于高频的LNA这样的设计可能会有好处，但是对于像高质量的频率综合器我觉得没有什么好处 ，呵呵，不知道大家有什么看法?
【 在 walkingsun (快乐工作，激情万岁！) 的大作中提到: 】
: 低频的低噪声设计是会比较麻烦
: 高频的NF应该会好做一些吧
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athoma (激情2007) 于 (Mon Mar 12 21:47:10 2007) 提到:
高频的增益做不上去噪声应该更差吧？
【 在 walkingsun (快乐工作，激情万岁！) 的大作中提到: 】
低频的低噪声设计是会比较麻烦
高频的NF应该会好做一些吧
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 除了低电压和rout之外，另一个比较麻烦的问题是噪声问题，我现在用的65nm工艺的flicker noise噪声系数比0.18um的高n多个数量级，对于实现低噪声设计是个非常麻烦的事情
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chip (这一生，多么幸运和你一起走) 于 (Mon Mar 12 21:47:40 2007) 提到:
先进的工艺应该会好，ft高了
【 在 athoma (激情2007) 的大作中提到: 】
: 高频的增益做不上去噪声应该更差吧？
: 低频的低噪声设计是会比较麻烦
: 高频的NF应该会好做一些吧
: ...................
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windtauear (windtauear) 于 (Mon Mar 12 22:48:31 2007) 提到:
所以现在ADPLL成为热点了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 对于高频的LNA这样的设计可能会有好处，但是对于像高质量的频率综合器我觉得没有什么好处 ，呵呵，不知道大家有什么看法?
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windtauear (windtauear) 于 (Mon Mar 12 23:11:47 2007) 提到:
高频的NFmin随着工艺的进步而变小,而且在130nm以下更明显了
【 在 athoma (激情2007) 的大作中提到: 】
: 高频的增益做不上去噪声应该更差吧？
: 低频的低噪声设计是会比较麻烦
: 高频的NF应该会好做一些吧
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walkingsun (快乐工作，激情万岁！) 于 (Mon Mar 12 23:31:21 2007) 提到:
ms是的，应该没什么好处
2-5G的FreqSynth现在的.18 .13足够了
偶疏漏寡闻了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 对于高频的LNA这样的设计可能会有好处，但是对于像高质量的频率综合器我觉得没有什么好处 ，呵呵，不知道大家有什么看法?
cdy (白居不易) 于 (Mon Mar 5 11:54:22 2007) 提到:
看到ISSCC2007 上有很多文章都采用了90nm工艺。
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walkingsun (Fighter) 于 (Mon Mar 5 12:11:07 2007) 提到:
更小的面积，更低的动态功耗，更高的截止频率
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
☆─────────────────────────────────────☆
zuiaiqh (Inzaghi) 于 (Mon Mar 5 12:26:45 2007) 提到:
我觉得还是数字矫正好做多了，至于90nm对模拟电路的直接影响我还真不敢乱说
【 在 walkingsun (Fighter) 的大作中提到: 】
: 更小的面积，更低的动态功耗，更高的截止频率
☆─────────────────────────────────────☆
chip (这一生，多么幸运和你一起走) 于 (Mon Mar 5 12:43:16 2007) 提到:
我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
☆─────────────────────────────────────☆
cdy (白居不易) 于 (Mon Mar 5 14:03:29 2007) 提到:
我觉得也是这样，这着实是增加了模拟电路设计的难度。
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
☆─────────────────────────────────────☆
walkingsun (Fighter) 于 (Mon Mar 5 17:11:04 2007) 提到:
的确是增加的设计的难度，电源更低了，漏电更大了
【 在 cdy (白居不易) 的大作中提到: 】
: 我觉得也是这样，这着实是增加了模拟电路设计的难度。
☆─────────────────────────────────────☆
QArk (SapphireSequenceDesign) 于 (Mon Mar 5 17:17:49 2007) 提到:
恩.增加设计复杂度是真的,不过性能还是有些提高的,主要是功耗.我们之前做了个90n的,模拟的AD性能非常好，就是花的时间挺长；反到是数字这边自己做的ｌｉｂｒａｒｙ出了很多问题，主要是电压太低了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
☆─────────────────────────────────────☆
cater (毛毛虫·辛勤劳作) 于 (Tue Mar 6 09:24:08 2007) 提到:
模拟其实真的是用不着那么短的沟长，沟长短的一个显著缺点就是输出电阻降低，这
一点很多时候是很要命的；因此即使用90nm的工艺，在设计中仍然大量使用比90nm更
长的管子。
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 我觉得还是数字矫正好做多了，至于90nm对模拟电路的直接影响我还真不敢乱说
☆─────────────────────────────────────☆
AriesAlberta (YXK) 于 (Tue Mar 6 22:52:55 2007) 提到:
对阿,在模拟设计中有几个管子会用到工艺的最小尺寸啊!
而且它的短沟道效应和漏电流真的是很头疼啊!
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
☆─────────────────────────────────────☆
walkingsun (Fighter) 于 (Wed Mar 7 01:20:04 2007) 提到:
90nm的阈值电压在ff corner下会到30mV左右，那时候低电压的cascode基本上已经over了
此时，folded cascode op能有40dB已经不错了。
【 在 AriesAlberta (YXK) 的大作中提到: 】
: 对阿,在模拟设计中有几个管子会用到工艺的最小尺寸啊!
: 而且它的短沟道效应和漏电流真的是很头疼啊!
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chip (这一生，多么幸运和你一起走) 于 (Wed Mar 7 09:23:58 2007) 提到:
肯定有高Vth的管子给你用的阿...
【 在 walkingsun (Fighter) 的大作中提到: 】
: 90nm的阈值电压在ff corner下会到30mV左右，那时候低电压的cascode基本上已经over了
: 此时，folded cascode op能有40dB已经不错了。
☆─────────────────────────────────────☆
deljuvetini (zebraxiaozi) 于 (Wed Mar 7 09:47:36 2007) 提到:
业界对90nm analog还是很谨慎
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
☆─────────────────────────────────────☆
ode (歌~~) 于 (Wed Mar 7 09:52:10 2007) 提到:
谨慎也没有办法
硬着头皮也要上
【 在 deljuvetini (zebraxiaozi) 的大作中提到: 】
: 业界对90nm analog还是很谨慎
☆─────────────────────────────────────☆
deljuvetini (zebraxiaozi) 于 (Wed Mar 7 10:35:00 2007) 提到:
谨慎的意思，是循序渐进。analog对工艺没digital那么敏感
【 在 ode (歌~~) 的大作中提到: 】
: 谨慎也没有办法
: 硬着头皮也要上
☆─────────────────────────────────────☆
walkingsun (Fighter) 于 (Wed Mar 7 10:44:34 2007) 提到:
嗯，没其他的办法的话只能多费层mask了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 肯定有高Vth的管子给你用的阿...
☆─────────────────────────────────────☆
stonepiece (inner desire) 于 (Fri Mar 9 13:26:50 2007) 提到:
pros:
more dsp and calibration capability,
better RF performance
cons:
difficult to design high gain opamp
it's even more true in 65nm
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 我觉得一般的应用没有任何优势，但是数字电路都转移到90nm了，为了实现SoC，模拟只能跟进到90nm
☆─────────────────────────────────────☆
cdy (白居不易) 于 (Fri Mar 9 13:54:41 2007) 提到:
为什么增益做不高？又不一定非要用短沟道的管子？
【 在 stonepiece (inner desire) 的大作中提到: 】
: pros:
: more dsp and calibration capability,
: better RF performance
: ...................
☆─────────────────────────────────────☆
windtauear (windtauear) 于 (Fri Mar 9 14:17:31 2007) 提到:
我觉得增益做不高主要是电源电压的原因吧
【 在 cdy (白居不易) 的大作中提到: 】
: 为什么增益做不高？又不一定非要用短沟道的管子？
☆─────────────────────────────────────☆
zuiaiqh (Inzaghi) 于 (Fri Mar 9 16:44:49 2007) 提到:
这倒是，VTH不相应变小的话，很难搭cascode的
【 在 windtauear (windtauear) 的大作中提到: 】
: 我觉得增益做不高主要是电源电压的原因吧
☆─────────────────────────────────────☆
cater (毛毛虫·辛勤劳作) 于 (Fri Mar 9 17:57:21 2007) 提到:
vth是完全可调的
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 这倒是，VTH不相应变小的话，很难搭cascode的
☆─────────────────────────────────────☆
zuiaiqh (Inzaghi) 于 (Fri Mar 9 18:39:38 2007) 提到:
没设计过65nm的，vth可以调到0.2V么？
那样的话涉及高增益放大器困难在何处呢？
【 在 cater (毛毛虫·辛勤劳作) 的大作中提到: 】
: vth是完全可调的
☆─────────────────────────────────────☆
chip (这一生，多么幸运和你一起走) 于 (Fri Mar 9 18:55:45 2007) 提到:
标准的晶体管没有，我现在用的NMOS大概0.35v左右
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 没设计过65nm的，vth可以调到0.2V么？
: 那样的话涉及高增益放大器困难在何处呢？
☆─────────────────────────────────────☆
stoned (The one) 于 (Fri Mar 9 19:01:07 2007) 提到:
0.13的吧
PMOS的|VTH|我看比NMOS的还低
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 标准的晶体管没有，我现在用的NMOS大概0.35v左右
☆─────────────────────────────────────☆
chip (这一生，多么幸运和你一起走) 于 (Fri Mar 9 19:02:45 2007) 提到:
0.65um的，不过有low Vth的可以选用
【 在 stoned (The one) 的大作中提到: 】
: 0.13的吧
: PMOS的|VTH|我看比NMOS的还低
☆─────────────────────────────────────☆
windtauear (windtauear) 于 (Fri Mar 9 20:10:41 2007) 提到:
vdsat限制越来越小吧，要求电路对PVT的抑制越来越苛刻，导致良率不高
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 没设计过65nm的，vth可以调到0.2V么？
: 那样的话涉及高增益放大器困难在何处呢？
☆─────────────────────────────────────☆
cater (毛毛虫·辛勤劳作) 于 (Sat Mar 10 12:47:49 2007) 提到:
从工艺上来说，Vth调到0V都没有问题。
但是具体调到多少，有些讲究，一般会提供regular Vt, low Vt,
high Vt,native Vt几种选项的管子。
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 没设计过65nm的，vth可以调到0.2V么？
: 那样的话涉及高增益放大器困难在何处呢？
☆─────────────────────────────────────☆
zuiaiqh (Inzaghi) 于 (Sat Mar 10 13:24:13 2007) 提到:
0Vth的话，设计高增益放大器难度在哪里？
【 在 cater (毛毛虫·辛勤劳作) 的大作中提到: 】
: 从工艺上来说，Vth调到0V都没有问题。
: 但是具体调到多少，有些讲究，一般会提供regular Vt, low Vt,
: high Vt,native Vt几种选项的管子。
: ...................
☆─────────────────────────────────────☆
cater (毛毛虫·辛勤劳作) 于 (Sun Mar 11 21:42:29 2007) 提到:
rout降低。
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 0Vth的话，设计高增益放大器难度在哪里？
☆─────────────────────────────────────☆
zuiaiqh (Inzaghi) 于 (Sun Mar 11 22:18:59 2007) 提到:
不可以用W和L都很大的管子么？
【 在 cater (毛毛虫·辛勤劳作) 的大作中提到: 】
: rout降低。
☆─────────────────────────────────────☆
xuel (Darby) 于 (Mon Mar 12 09:08:32 2007) 提到:
相同的L，rout降的很多
【 在 zuiaiqh (Inzaghi) 的大作中提到: 】
: 不可以用W和L都很大的管子么？
☆─────────────────────────────────────☆
chip (这一生，多么幸运和你一起走) 于 (Mon Mar 12 21:40:58 2007) 提到:
除了低电压和rout之外，另一个比较麻烦的问题是噪声问题，我现在用的65nm工艺的flicker noise噪声系数比0.18um的高n多个数量级，对于实现低噪声设计是个非常麻烦的事情
【 在 cdy (白居不易) 的大作中提到: 】
: 看到ISSCC2007 上有很多文章都采用了90nm工艺。
☆─────────────────────────────────────☆
walkingsun (快乐工作，激情万岁！) 于 (Mon Mar 12 21:43:47 2007) 提到:
低频的低噪声设计是会比较麻烦
高频的NF应该会好做一些吧
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 除了低电压和rout之外，另一个比较麻烦的问题是噪声问题，我现在用的65nm工艺的flicker noise噪声系数比0.18um的高n多个数量级，对于实现低噪声设计是个非常麻烦的事情
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chip (这一生，多么幸运和你一起走) 于 (Mon Mar 12 21:47:01 2007) 提到:
对于高频的LNA这样的设计可能会有好处，但是对于像高质量的频率综合器我觉得没有什么好处 ，呵呵，不知道大家有什么看法?
【 在 walkingsun (快乐工作，激情万岁！) 的大作中提到: 】
: 低频的低噪声设计是会比较麻烦
: 高频的NF应该会好做一些吧
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athoma (激情2007) 于 (Mon Mar 12 21:47:10 2007) 提到:
高频的增益做不上去噪声应该更差吧？
【 在 walkingsun (快乐工作，激情万岁！) 的大作中提到: 】
低频的低噪声设计是会比较麻烦
高频的NF应该会好做一些吧
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 除了低电压和rout之外，另一个比较麻烦的问题是噪声问题，我现在用的65nm工艺的flicker noise噪声系数比0.18um的高n多个数量级，对于实现低噪声设计是个非常麻烦的事情
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chip (这一生，多么幸运和你一起走) 于 (Mon Mar 12 21:47:40 2007) 提到:
先进的工艺应该会好，ft高了
【 在 athoma (激情2007) 的大作中提到: 】
: 高频的增益做不上去噪声应该更差吧？
: 低频的低噪声设计是会比较麻烦
: 高频的NF应该会好做一些吧
: ...................
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windtauear (windtauear) 于 (Mon Mar 12 22:48:31 2007) 提到:
所以现在ADPLL成为热点了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 对于高频的LNA这样的设计可能会有好处，但是对于像高质量的频率综合器我觉得没有什么好处 ，呵呵，不知道大家有什么看法?
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windtauear (windtauear) 于 (Mon Mar 12 23:11:47 2007) 提到:
高频的NFmin随着工艺的进步而变小,而且在130nm以下更明显了
【 在 athoma (激情2007) 的大作中提到: 】
: 高频的增益做不上去噪声应该更差吧？
: 低频的低噪声设计是会比较麻烦
: 高频的NF应该会好做一些吧
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walkingsun (快乐工作，激情万岁！) 于 (Mon Mar 12 23:31:21 2007) 提到:
ms是的，应该没什么好处
2-5G的FreqSynth现在的.18 .13足够了
偶疏漏寡闻了
【 在 chip (这一生，多么幸运和你一起走) 的大作中提到: 】
: 对于高频的LNA这样的设计可能会有好处，但是对于像高质量的频率综合器我觉得没有什么好处 ，呵呵，不知道大家有什么看法?