regulator电路设计由于偷rule导致的振荡问题
原环路振荡问题已解决，由于偷rule一些参数仿真时被乐观估计，现通过FIB增加裕量已解决，是由于轻负载时次主极点与主极点过近导致，次极点无法随意调整，现将主极点往更低频移。
现在等待批量测试数据。
※ FROM: 222.92.103]
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短沟道效应
当MOS管沟道缩短到一定程度，就会出现短沟道效应，其主要表现在MOS管沟道中的载流子出现速度饱和现象。
１．引起阈值电压下降，即Vt下降
２．使迁移率降低
３．引起漏诱生源效应．
本身设计最高驱动负载能力要到2mA，所以管子尺寸比较大，本身寄生电容比较大，故ZMOS gate端没有再额外加对地电容
仿真的phase margin多少？
ldo输出端在板上有电容吗？
ldo完全靠片内电容维持，phase margin随loading不同，1uA和1mA会有差异，但ZMOS管本身无增益，单级运放会有稳定性问题么？
我怎么觉得这是两级运放呢，主极点在error amp的输出，次极点在source follower输出，
如果error amp看到的负载电容变小应该就会有问题吧
有没有可能nat nmos的vt接近0，关不掉？
如果有测试点的话把loop拆开单独看各部分的情况。
偷的比较狠...表示膜拜
偷rule，是cost down，和懂工艺的人玩的。而且你偷得太狠了。
用硬针，扎扎输出以及EA输出。相当于挂了几十pF电容。看看能不能稳定。先排除loop稳定性问题。
工艺问题可以问问FAB工程师。
关不掉的话或punch through的话，电压应该会随着输入电压一直往上走，不会到1.8v左右不再往上走
产品本身确实cost down压力比较大，此工艺此器件确实没有做过类似testkey，没有测试数据，项目时间上很紧没有MPW机会来验证
工艺确实没那么懂，当时是通过其他器件某些用法推演过来，觉得没问题才这么用的
如果只是稳定性问题的话，应该通过仿真能再现出来的，起码能看到蛛丝马迹的趋势
做trans的时候，让负载剧烈变化一下，看下输出的瞬态。
这东西大信号和小信号时候差别挺大，光看相位裕度不够。
我没做过片上的ldo，但做pcb板的时候遇到过类似的问题，当时的解决办法是狠狠的补偿。
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这种肯定是要仿的，负载在10uA和500uA之间突变，1ns上升或下降沿，持续几十us，也不会振荡。
包括输入电压突变的情况也仿真过的
仿真肯定是相信tran比AC多一些的
突然减小肯定也考虑了吧。这个管子一旦有可能截止，情况就变得很糟。
班门弄斧了。
.6
为什么.18工艺，5vdevice 最小length是1.8u？不是0.18u？
为什么减小到1u，Vt会变？如果你有spice model，打开看一下，应该是不适用了吧。
native和depletion mos都不是这么做的吧。
另外，你怎么确定偷rule以后耐压没有问题。
2，3都不会是问题，如果没偷rule的话。
btw可以减小500pf看看有没有变化。1u short channel effect应该不大，0.1u就很难说了。
native的器件模型本来就非常不准
你又偷rule
可见器件模型是不能用的，模拟是不准的
出任何情况都不奇怪。。。
输出1.8v上面才会挂0.18um最小线宽的1.8v器件啊，
耗尽形MOS此工艺没有，不可能要求fab为此调整掺杂注入，
只能利用短沟道效应导致VT减小来自己造一个类耗尽型MOS管，
5v器件掺杂比1.8v低压器件轻，所以源漏结耗尽区会比较大，
沟道长度减小,源、漏结的耗尽区在整个沟道中所占的比重进一步增大,栅下面的硅表面形成反型层所需的电荷量减小,因而阈值电压减小，沟道长度减小到一定程度，有可能源漏结耗尽区相连，进而形成负阈值电压，
当时使用就是基于以上的想法
第二级NMOS这么用，你说的第一级输出的寄生电容感觉就不太靠谱了，你这玩意接到pcb上没，仿真的时候带了bondwire model等没？包括pcb trace 电感啥
不能同意更多，可以考虑cut pcb trace试一试,寄生电感太大也是问题
1.8v输出完全是内部使用，也完全采用片上500p电容，不会通过bonding wire再PCB外挂电容
2-5v输入确实会通过bondingwire外挂片外电容，但仅仅是让输入电压稳定，跟此现象应该没关系
那你这个输出总归通过bonding引到pin上了吧，要不怎么知道在振荡
你这么扣成本肯定没错，问题是quality没了不行，直接归零了
中午刚刚拿到FIB的芯片。
针对系统可能原因的FIB方案做了两颗芯片，都没有效果；
针对稳压环路加补偿电容的FIB方案只做了一个片子（因为留了top metal option，FIB方案本身容易成功）
现在稳压中心值在1.86v，纹波大概+-0.1v，期望稳压输出为1.8v 正负20%范围内，原来的振荡问题此芯片已解决。
后续会针对此成功方案再去做几颗芯片，收集更多数据，同时测试其他模块参数，最后一起metal fix，重新run wafer，再收集更多数据。
现在遗留问题是之前的400us周期振荡还没有合理解释。