请教一个同步逻辑的基础问题

如果两个Reg之间的clock delay远比data 延迟大，
导致如图所示的，同一个沿为采样延，假设数据不和别的端口有逻辑联系，且遵守先打开clock后打开数据，先关闭数据在关闭clock的开流顺序
这样的时序会有问题吗？

哪里表达的不明确？
简单点说，就是clock 延迟比 data大很多，导致capture reg的capture edge和launch reg的launch edge是同一个沿，这个有没有问题
这样表达明确吗？

是片外的，SIP封在一起，时序暂时没法改了
我想和大家讨论讨论这样时序究竟对不对，因为，如果不考虑第一个和最后一个clock沿，不考虑这个数据和别的数据有关系的话，好像也没有什么逻辑错误
不知道是否我少考虑了什么

是已经成品的芯片要做SIP，所以不是一颗芯片，STA没有这个路径了

是没逻辑错误。这是个0 cycle path.如果你非把他改成1 cycle，那就要调timing.
STA里面如果设了是0 cycle path,就不会报错。

是的，我以前遇到过data 延迟大的，用set multi cycle 去硬出了一个met的timing report
想起来应该也是累死的问题

如果你在所有corner下都能满足这个0 cycle setup timing，而且没有反向信号传输的话，我个人觉得这个是没问题。