Re: ESD器件困惑

。。。。。
应该还在读书，没做过片片吧？
ESD是个系统工程，不是说加个esd device都能过。
目的就是要有一个robust的路径把电流泄放掉。实际的ic中，不光有ESD这一个通路，
还有很多内部通路也可以走电。如果放的esd没起作用，电流从内部线路或者你说的
普通mos走了，你的设计就失败了。但也不一定fail，要看其他的并联支路电阻有多大，够不够robust。但设计的初衷还是要求ESD 电流只在ESD device上面转。
一般情况下，内部的线路或者普通的mos是不允许直接与pad相连的。
但如果是gcmos，就不一定，面积够大，普通mos设计好也可以有很好的esd能力。原理不一样。

一般跟他并联的都加电阻限流，否则有烧坏的危险

在实际的design中，你描述的情况有两种可能。一个是需要输出power，输出的power stage本身的size很大，比如w几十个mm，这种device一般会认为有自保护的能力，在ESD能力要求不高的时候，是可以不加ESD device的。但由于power device subcontact会很密的原因。他们snapback的能力比较差，device只有snapback后才会显著的降低自身流过电流的发热（负阻），所以比较高要求的esd还是会加ESD device。
第二种，如果只是信号的传导，size很小，没有selfprotection的能力，ESD device就必须要。同时要注意这些device的防护，比如是否拉开drain的space，是否加电阻。

你这里描述的gcmos是只是在gate上加了电阻的ggnmos，还是有专门的trigger电路的？

如果只是在gate 上加电阻，还是ggnmos要用snapback 泄放的。
这样做如果不是silicide工艺，ESD至少HBM是一点问题都没有的。
但一般情况下，power输出的ESD最好不要加gate电阻。
关于第二个trigger是需要寄生电阻的turn on be结的。具体的google snapback原理

建议还是先弄清楚snappback的所有原理。
你说的这些和BJT打开的关系也就是snapback的关系不大。
ESD rule还有 guardring到active的距离，单个finger w的范围和合适的finger数等等

首先，所谓的ESD管子如何定义，如果仅仅指拉开drain space的nmos，那和普通nmos没什么区别。还有，所谓的ESD管子比普通的先snapback不是一定的，如果一定是，ESD就好做多了。
sub contact密，寄生的电阻就小，需要的trigger电流就大，仅仅就ESD本身来说这并不是什么好事。

增加guardring到active的距离，增加了衬底电阻，有助于降低nmos寄生BJT的BV，nmos寄生BJT的BV由BVCBO向BVCEO方向移动，使得ESD device更容易打开。

似乎没人说到点上？
一半ESD NMOS会需要多加光罩。检查一下你的layout TO layer & CAD layer ，两种NMOS定义有什么不同？
一半会有一层RPO，是silisade block，提高OD电阻，保证MOS自己不会挂掉，以及做好LDD防护
还有一层是ESD imp，增加N+有源区下面的pwell注入浓度，把N+ P-结改造成N+P+结，降低了结势垒以便电流进入寄生BJT

感觉lz的问题是esd nmos跟普通nmos只是rule的不同，并没有多加mask，所以才有打开电压的疑惑。

建议lz去找偏台湾柯明道的论文，从半导体能级开始给你讲esd原理。
btw，lz问题的答案已经在上面的楼层中提到过多次了。

增加了drain距离，drain到bulk的寄生电阻会不会增加，相同漏电流的情况下，等效base电压更高，这样bjt更容易导通？不过我还是觉得增加drain距离是为了增加导通电阻，保护esd器件？