请教，fpga验证中的bug

比较和谐的，现在两边的交流也很密集，距离也近，一层楼里的两
个大屋子。软件这边系统porting的时候，涉及到具体的对硬件的设置的地方都是参考
ic的仿真代码里的配置，这个在第一代fpga上就已经基本完成了，现在的问题还是出在新
版本这个大feature上，ic做的仿真确实有点少，uvm环境要下一代产品才能上。现在小
弟最担心的就是，fpga上稳定之后asic会存在哪些风险，ic这几个兄弟也不敢保证，所
以都很纠结。。。

验证团队对设计不熟悉是最可怕的，尤其是半路接手的
基本就是跑跑原来的case
我曾经听验证的头儿说了一句话：
没事，后面有FPGA顶着，不用太担心

看两者不一致的地方，
比如PHY连接方式， 频率上不去带来的不同之处，sram 和其他macro 之间的操作连接方
式等等。

这个有点逆天，难道是加了chipscope之后clock skew还好了.......
一般实在怪的没解释直接掏出冷冻喷雾剂滋啦一下子，然后说不定也就过了

嗯，这没细研究。一般来说都不敢猛上chipscope，然后尽量把内部逻辑adhoc到io buf上量一下看

我遇到过一用chipscope就过，不用就fail的。抓狂啊

我以前用发现时间太长了
而且能想到的断言一般编码也想到了。。。

哪个方面的形式验证？比较netlist和rtl那种的等价性检查？

不是，那是formality，ec之类等价性验证
formal的形式验证是基于断言的验证方法

formal理论上很光明，现实很残酷。soc上验证协议流行一些，验证内部接口时序只能作为辅助方法，这东西是找反例，有的时候效率极低。

有些复杂的模型很难在有限时间内建立的很完备。只能放到实际环境中去测试。