STA白问下，同步器的时序约束要关注什么

CDC path设为false path
两级D之间的时序就使用本时钟的通用约束，没有什么特别要求

可以使用max_delay迫使两个DFF之间的delay更小，这样从meta-stable到stable有更富裕的时间，降低第二级出现meta-stable的概率。

好吧，有些 latency aware的异步转换电路是需要担心latency的。

同步逻辑啊，搞这个干啥。。。。。。
有这时间睡会不好吗

我以前也不大了这个也不做这个约束，今天看别人的脚本做了个约束
比方跑500mhz，同步器所属时钟域约束2ns不到些
我看脚本上设的两级D触发器的delay设的是1.1ns，搞不清这个数据怎么来的
这个maxdelay就是随便设比周期再短些？

呵呵，经验之谈而已，稳妥些吧，不要透支运气。

可以尽量设短点，不要搞出hold问题就可以了。

也有一些大公司为同步器特地开发几种不同级别的仿真模型来模拟各种概率的亚稳态效果......我只想说，大家真是讲究啊.......