好好的PLL，换了外延wafer，咋就不行了？
针对两批tapeout PCM的对比，mos本身的特性差别不大，主要是nwell resistance变化较大（PLL中的bias和loop filter采用了Rnw），增加了30%左右，但是从spice simulation看，即使增大Rnw至原来的3倍也不会造成如此大的变化。除了bias中还有diode connected mos外，PLL中不含有其它特殊器件了。
大牛们说说这是怎么回事。什么关键的地方被我忽略了？
衬底会影响电感，但也掉不了这么多。
嗯，定性上讲，电阻或电感的变化会对bias，LPF以及Osc都有影响，但是实在不应该差这么多
单晶变外延，衬底浓度就会不一样啊，如果用了以Psub为衬底的扩散电容，容值会有变化
所用的PMOS是否是五端器件？是否考虑N井和衬底的寄生电容？某些自井的P管，如果不考
虑井电容，仿真和测试也会有问题。
从低温/低压更差来看，有可能和Vth相关，低温时Vth就比常温大，低压时，偏高的Vth
导致的偏差也会更大。
不了解具体电路，以上猜测只是泛泛而谈.
是的，衬底浓度一定会发生变化，只是从PCM参数上看不出变化了多少。电路中没有本征的扩散电容，所有扩散电容都是寄生的。所有本征的设计电容都是MOS电容（栅-沟道电容）。您所说的五端器件是指什么？阱电容确实没考虑过，会影响很大吗？直觉上外延会对阱电容造成很大影响。另外，从PCM上看，mos器件的本征参数变化不大，实际工艺上应该能够保证Vth在单晶和外延片上具有较好的一致性吧。
不知道osc，和bias结构无法更准确分析
1. 电容增加；
2. gm减小，包括，bias电流减小；电源电压降低；管子本身gm降低；
3. 和振荡器无关，分频器有问题，谐振了，或者什么的。
瞎说的。看你的分频器结构了，在极端情况下，什么都可能
从测试现象看，PLL的输出时钟稳定在100多MHz，不是锁不住，而就像是振不上去
电容增加会导致osc变慢，但是要增加3倍才能出现频率降低如此之巨。bias和gm减小也是可能的原因，但是造成bias和gm下降的原因还是难找到
好的PDK中，PMOS是五端器件，GDSB，还有衬底。如果N井接vcc，那么井电容等效为vcc和
gnd之间的电容，对电路影响不大。对于自井的管子，井电容相当于Source和Psub之间
的电容，某些情况下会有影响。
井电容实际上是结电容，结电容直接和P和N的浓度相关，而且是由浓度低的那边决定，
Nwell-Psub中，Psub浓度更低，所以单晶wafer和epi-wafer的井电容应该是有差异的。
关于Vth，可以测测两种硅片常温和低温时Vth是否有差异。
以上都是猜测，可能是乱支招 :)
对了，Icc如何？sim、单晶wafer test result、epi-wafer test reuslt，差异有多大？
我真忘记了，7、8年前的东西，早记不清楚了。
inject locking 可以分频，也可以倍频，还可以自己振荡，不过除非楼主挑战极限用.8um做这个几百兆东东，否则一般用不了这么炫的技巧。
我再确认一下有没有自阱电容吧，Vth目前没测试值，pcm有IDSAT的值，这个值单晶和外延几乎无差别
一般情况下，MOS特性已经完全改变了。工艺上换SUB但要保持device特性不变，这个，基本不可能。
device参数确实有变化，从pcm参数上看，pmos的‖Vth‖平均增大了5％而且标准差很大。可是将mos model中pmos的vt0增大10％，仍然不会出现测试时出现的异常。我想我还是忽略了什么重要因素。
vth偏大，的确会让低温和低压时的性能下降更大
又，测试的sample size有多大？是否做了Monte Carlo仿真？
如果vt0偏差大，那么失配就有可能是主要矛盾了，输入对管、电流镜等等的匹配
如果出了问题，也可能导致失效。如果Monte Carlo的model还算准确，可以跑跑
看看。测试时也可以多测些unit，看看Mean和std（如果是高斯分布）
开始为单晶片设计的PLL后仿了，设计没改转到外延片就出问题了，现在在定位问题，没有后仿。主要是不知道到底该在在仿真时做些什么修改。现在是修改了rnw和pmos vth，然后做的前仿，趋势和测试现象一致，但是量上差很多，不能仿真复现
sample size不大，测了7，8个，但是结果都很差，低压时都是输出稳定在100多MHz，低压且低温时只能到40，50MHz。没做monte carlo仿真，单晶片的时候没这个问题，外延片没有这个统计模型。mismatch可能是个问题，我仿一下试试
如果是随机的mismatch，测试结果应该也分布比较大....
啊啊，我不吱声了，没准儿都是在浪费你时间呢 :)
再吱一声，NMOS的Vth变化不大么？Nwell浓度变化影响PMOS，照理Psub变化，
NMOS也会有变，难道是调Vth的注入是主导？
又，衬底浓度变化，源漏的寄生电容也会变的。前面一位说的是，衬底变了，
变的东西就太多了