请问systemverilog里是否有把变量名由循环变量拼接成的功能？

比如实现这样的效果
wire a0,a1,a2,a3;
wire b0,b1,b2,b3;
for(i=0;i<4;i=i+1)
    a``i = b``i;
有人会说为什么不用数组
原因大家都懂的
verdi这个破工具对数组支持太差了
必须用fsdbDumpMem才能看
可是这样跑起仿真来极慢

1，不支持，写script自动转吧。我真心希望新一版SV有这个功能
2，dump memory数据量多很多啊，一般trace下address和data也就知道memory里是什么了

如果是你code里那种一维数组就可以实现的，用wire [3:0] a， 然后用generate来assign不就可以了？