请教现在的综合工具对systemverilog的支持如何

比如DC、Altera和xilinux的FPGA综合工具
是否支持对systemverilog的可综合语法进行综合呢
其他比如formality对systemverilog的支持又如何呢？
是否可以systemverilog和verilog混合综合？

可综合的语句systemverilog和verilog2001差别不大。

我知道C家的一整套（IUS，RC，Conformal）对SV可综合的描述完全没问题，我们很多新IP都是SV描述的。
不过话说回来，SV可综合部分比verilog2001多不了多少，我比较圡，我只知道always_comb, always_ff等非常少的几种语法

S家的一整套也没问题。
但是Xilinx好像还不支持