Generated clock has no path to its master clock

电路里两个时钟一个外部clk_i，一个片内PLL的clk_pll，PLL的源时钟也为clk_i
在clk_i的时钟域设置寄存器clk_sel，可以选通电路里面的全局时钟
assign clock = clk_sel？clk_i ：clk_pll
clk_sel寄存器的时钟为clk_i（如用clock会产生timing loop），其余电路所有模块都用clock
希望以上描述清楚了
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电路的某个模块含有失踪分频电路，由clock产生一个64分频的clk_gen
create_generated_clock -name clk_gen -source [get_pins mux/Z] [get_pins clk_gen]
问题来了：
check_timing的时候报错：
the following generated clock has no path to its master clock:
clk_gen
如果我写成：
create_generated_clock -name -master_clock clk_pll -source [get_pins mux/Z] [get_pins clk_gen]
就没有以上错误。
明显，clock可能是clk_i或者clk_pll，但电路却报不出clk_i到clk_gen的时序，到底是什么问题
请各位指教！
.231

pt哪个版本开始允许多个master clock
可以把clk_i也设成clk_gen的master clock试试
或者简单点，在clk_sel上set case analysis分成两个mode做分析

这个问题是在dc综合的时候遇到的，怎么加约束呢？
.231

dc一般只用一种mode来做，用较快的pll时钟即可
然后用pt在两个mode检查