求问一个综合技巧

某个模块下有3个子模块，都是由clk驱动，但是其中模块A跟B是由clk_en控制的，clk_en周期是clk的1024倍。实际上A，B和AB之间都是工作在multicycle下
如果采用自底向上的方法综合，由于优化不能跨边界，AB之间的部分貌似没法利用到Multicycle
但是如果用展平，貌似连C都一样展平掉了。而模块C又不是multicycle。求问达人针对此情况有什么技巧么？
BOW

这么在乎优化效果的话为啥不把clk_en 做成clock gating 呢 这样就可以创建generated clock

因为一开始是在FPGA上作的,然后现在想搞成ASIC.
虽然我知道有这么个做法，但是希望达人指点有没有这样的技巧
BOW

group A和B，然后ungroup start level 2 AB
应该可以吧，其实就是repatition一下