新手问几个CMOS PLL方面的基本问题
我弄的是一三阶二型的CMOS PLL，就是最常见的那种。
下面这几个问题老搞不定：
1 滤波器的环路带宽是由设计人员定的，还是由用户定的呢？
2 给定带宽后，如何分配charge pump的电流和VCO的增益呢？感觉这两个参数老是乘在一起的？
3 因为在PLL反馈环路中的分频器N值是一变化的值，在设计的时候，到底按照哪个值来设计，是最大最小的中间值来设计么？
感觉这些问题都比较基本，刚开始学，希望版上的牛人指点，或者是推荐点文献看看？
拜谢了！
1 滤波器的环路带宽是由设计人员定的，还是由用户定的呢？
环路带宽与锁定时间有关，锁定时间由应用的系统决定，当然越快越好。但是带宽有个上限，不能超过参考频率的1/10。如果是小数的，还得更窄。一般CMOS的设计在10K~1M范围内。
2 给定带宽后，如何分配charge pump的电流和VCO的增益呢？感觉这两个参数老是乘在一起的？
Kvco越小，PLL相位噪声会越好。但是也受VCO需要覆盖的范围制约。如果VCO需要覆盖很大的频率范围，太小的Kvco会累死你。。。。 CP的电流一般CMOS的在10uA~1mA左右，一般超过200uA就很难集成环路滤波器了（当然还得看带宽），太小CP的Mismatch恶化，也会带来问题。
3 因为在PLL反馈环路中的分频器N值是一变化的值，在设计的时候，到底按照哪个值来设计，是最大最小的中间值来设计么？
算环路滤波器，中间值就可以了，如果计算相位噪声，则需要是用最大值（因为这样带内噪声最高）
1.环路滤波器的带宽除了考虑锁定时间外，其决定的带内PFD+CP与带外VCO+Modulator的噪
声分布也很重要，分数分频比较窄是由于sigma-delta调制器的高频整形噪声需要较大程度
的滤除，和整数分频中出于稳定性考虑不超过1/10参考频率的出发点不一样。
2.Charge pump电流大小与其输出噪声呈反比，Kvco不能做大太是基于VCO对于耦合至滤波
器Vctrl上噪声敏感性的考虑。
谢谢啦！
对这几个问题，是不是这样理解呢？
1 环路带宽：用户给定锁定时间Tl，由Tl估计一大概的Wn=2*pi/Tl,对于三阶二型系
统，Wc和Wn之间有一近似关系，Wc=1.33Wn,则可以得到Wc;同时，检验Wc是否小于
1/10Wref;
2 Kvco和Icp之间分配的问题：根据所需要的输出频率范围，和charge pump的设计
输出电压，大概算出一Kvco，并取最小值；然后算得一Icp；在能够做到的情况下，尽
量把Icp取小；
另外的一些问题是：
1 经常见到文献上推荐环路带宽推荐值为参考时钟的1/20~1/10，是考虑晶振的噪声传
递函数为低通，VCO的噪声传递函数为高通么？
2 如果我的PLL是用着为片内其他的模块（如数字单元，DAC）提供时钟，那么这个PLL
的设计考虑主要是噪声性能，而不是锁定时间了呢?因为一但系统起来后，输入参考时
钟和输出时钟都不会发生变化，锁定时间相对来说就不是那么重要了。
谢谢，能推荐些文献么？
不要混淆概念：）
1.带宽
带宽在PLL设计中很重要。
首先，确定你的应用是CDR还是FS，如果是FS带宽尽量做大以降低带内噪声，如果是CDR带宽应该尽量做窄以抑制输入clock的jitter。
第二，FS应用的话，带宽除了降低带内噪声之外，并联的Cp还用来压制ref spur，这个需要在相位裕度上进行折中。带宽太大，spur压制不够，带宽太窄，带内噪声过大不能符合标准的SNR或者rms noise要求
第三，不要硬性记忆1/10～1/20，<1/8都可以稳定，但是Q-pump PLL的两个极点都在DC要对Phase Margin有足够的注意：）
2.Kvco，Icp
Kvco，Icp的取值首先要看你的locking range和settling time的要求，同样还是环路带宽问题的一个延伸，带宽大了settling快（类似运放），带宽小了噪声好（这里指Kvco小，不要和上面的混淆），Icp太小，current noise不明显，mismatch其主导作用，Icp大了current noise会趋于明显。Kvco和tuning range有关系
3.FS for DAC
小kvco，低tuning range，将vco设计到最好性能然后折衷带宽，带宽的折衷往往在片外进行，坦白说vco废了，你的room并不大，所以还是专心弄好vco吧：）