请教一个问题，verilog-A怎么写一个状态机？

如题，用来替换verilog模块，并使用aps来进行和模拟电路的混合仿真。
大牛们能否给个简单的例子，或者提供相关的参考资料？我在cadence提供的reference里没有找到相关介绍，不会写，纠结一段时间了
谢谢！

用verilog的麻烦之处是混合仿真的速度比较慢，不能直接用aps多线程仿吧？

不慢。而且早晚得搞成Verilog，不如趁早省一道手续。

混仿是可以多线程的，模拟部分依然会仍给aps仿真

ams似乎可以直接写verilog的东西，va似乎不行。。。
verilog比ams/va都快啊...