怎么用hspice测量buffer的本征延时

以反相器为例，仿真测出来2.5ps左右
但是用直流工作点上的漏区寄生电容除以源漏电导再乘0.69，算出来0.7ps左右。差很远啊。请教一下标准是怎么算？

RC是极点，时间常数应该用  C/Gm ， 并且乘的是6.9
ps：瞬态的过程中工作点是变化的，多少会有些出入的

俺是这么求的，另外，是0.69吧。
但是瞬态的结果和直流点相差很大，一个2.5一个0.7
如果用来建延迟模型应该用哪个呢?

哪个C/Gm 中，Gm是指运放的跨导，不是输出管的电导
Gds/C是极点， Gm/C是带宽
按照10bit精度来说， 小信号建立时间大约为6.9 * 时间常数
另外你的运放的主极点确认是在输出点？
什么延迟模型呢？是要做一个veriloga的模块么？我觉得应该用瞬态的结果

在阶越信号0到1.2v的驱动下对反相器的延迟建模，想把本征延时提出来。顺态分析实测的结果跟公式求出来相差太大。数字电路。。。

没有看清题目说的是反相器，不好意思
阶跃输入下，输出应该逐渐降低，N管的电阻逐渐变小，你如果只是用最终的状态的话，应该得到较小的值

就是说线性工作区的电阻值偏小吧，看来还得用实测结果，谢谢啦：）