请教关于pipelined ADC

（1）通常ADC的失调误差是在系统级使用什么方式消除的？
（2）对pipelined ADC，以1.5 bit每级为例，MDAC中运放或Vref的offset会造成转移特性曲线偏移，那么在输入信号Full scale边沿附近会造成溢出，引起下一级饱和，请问这种影响在设计中需要考虑吗？如果test时减小输入信号的幅度，会避免溢出（只是在量化码中有固定的digital offset)，不过这样好像相当于非满摆幅输入，SNR会降低。
（3）关于MDAC中Vref的精度问题，10bit的ADC是否是要求Vref的精度至少10bit？如果是，设计难度好像比较大啊，比如工艺的variation，buffer的随机offset等影响。


归结起来就是: 设计时，op的dc-offset是否care？mdac的vref精度怎么要求？

初学，有点纠结，希望大家不吝赐教，呵呵，谢了！

ADC的系统失调可以在数字结果中减掉
Vref和比较器的offset只要不超过Vref/4
MDAC中Vref绝对精度不重要，只会影响转换增益不会影响线性度，只要固定不变化就行