pipelined ADC中比较器的失调(offset)问题

一直有个印象，pipelined ADC对比较器的失调有个可以容忍的范围，也就是说比较器的失调只要不超过这个范围，那么最后译码（就是普通的移位相加）出来的值仍然是正确的。
不知道我这个概念对不对，如果是对的，是否有人能提供有理论依据材料。
如果是正确的，还想继续请教，这个容忍范围是多大？比如信号输入范围是(-Vref,+Vref)，每一级是2bit，那么每一级我们需要两个比较器，阈值分别为-Vref/4和+Vref/4。那么这两个比较器的offset的容忍范围是多大呢？
//bow

你说的就是digital error correction喽，论文上有介绍的。
如果2bit的话，就是Vref/4.一般来说，这个容忍范围是Vref/2^(B+1)，B是每个stage有效的resolution。

是啊。我指的就是这个，你能提供一下具体的资料么？比如文章的名字什么的？
非常感谢！